本发明专利技术提供一种半导体存储装置。半导体存储装置包括生成正确的钳位电压的钳位电压生成电路（200）。钳位电压生成电路包括：仿真用晶体管（220），漏极耦合于VDD电源，源极耦合于节点（N5），钳位电压耦合于栅极；电流设定电路（230），连接于节点（N5）与接地电位之间，对从节点（N5）流至接地电位的电流进行设定；以及调节器（210），输入从节点（N5）反馈的电压与基准电压（VREF），并输出VCLMP电压。电流设定电路（230）可复制位线（BL）的电流，可使仿真用晶体管（220）近似于电荷转移晶体管（TG）。
【技术实现步骤摘要】
本专利技术涉及一种与非(Not AND, NAND)型闪速存储器(flash memory)等半导体存储装置的电压生成电路，尤其涉及一种生成可用于位线钳位电压(bit line clampvoltage)等的电压的电压生成电路。
技术介绍
在闪速存储器的读出动作中，对位线进行预充电之后，从读出放大器(senseamplifier)切断位线,在位线上生成与存储单元的数据状态相应的电位,通过读出放大器来检测该位线的电位。在位线与读出放大器之间，连接有电荷转移晶体管，该电荷转移晶体管用于控制对位线的预充电及位线的电荷转移。电荷转移晶体管的动作根据由钳位电压生成电路所生成的钳位电压而受到控制。一般而言，钳位电压生成电路为了判定数据“O”或“ I ”，必须生成低电压的钳位电压。因此，某现有的钳位电压生成电路是使用阈值低的固有(intrinsic)型晶体管而构成，但此种晶体管存在阈值的不均大的缺点。为了避免此问题，在专利文献I中，揭示有一种钳位电压生成电路，其在电流镜电路的输入段与接地电位之间设置电阻分压电路，在电阻分压电路的输出与电流镜电路的输出段之间设置电位设定电路，从电流镜电路的输出段生成钳位电压。而且，为了防止存储单元所存储的数据的误读出，专利文献2揭示有图1所示的钳位电压生成电路。如该图1所示，电荷转移晶体管30的一端连接于位线BL，另一端连接于读出放大器20。电荷转移晶体管30的栅极连接于钳位电压生成电路10。钳位电压生成电路10具备恒电流源14、作为开关元件的N沟道金属氧化物半导体(N-channel Metal OxideSemiconductor，NMOS)晶体管12及NMOS晶体管13、具有与电荷转移晶体管30相同的阈值电压的NMOS晶体管15、及可变电阻器16。读出放大器20具备NMOS晶体管21、电容器22及锁存电路(latch circuit) 23。NMOS晶体管21的漏极连接于电源节点VDD/VSS，源极连接于读出节点TDC，NM0S晶体管21将读出节点TDC设定为电源电压VDD及接地电压VSS中的任一者。在读出动作中，起先，通过钳位电压生成电路10将位线BL充电至预充电电压VPRE。具体而言，晶体管12导通，晶体管13关闭。可变电阻器16的电阻值是以该可变电阻器16的压降达到预充电电压VPRE的方式来进行设定。借此，对电荷转移晶体管30的栅极，施加“VPRE+Vth”作为BL钳位电压BLCLAMP。此时，读出节点TDC被充电至电源电压VDD。电荷转移晶体管30在位线BL达到预充电电压VPRE的时点关闭。继而，晶体管12关闭，晶体管13导通，对电荷转移晶体管30的栅极施加OV作为钳位电压BLCLAMP，电荷转移晶体管30关闭，位线BL成为浮动状态。继而，对选择字线施加读出电压，对非选择字线施加读出通过电压，选择晶体管STl及选择晶体管ST2导通，源极线CELSRC例如为OV。继而，钳位电压生成电路10生成电压“Vsen+Vth”作为钳位电压BLCLAMP。这是通过将可变电阻器16的压降设定为读出电压Vsen而实现。当选择存储单元导通时，位线BL放电，位线BL的电压变成读出电压Vsen以下，电荷转移晶体管30导通。当电荷转移晶体管30导通时，被充电至电源电压VDD的读出节点TDC放电。读出放大器20判定选择存储单元的存储数据为“1”，并将该判定结果保持于锁存电路23中。现有技术文献专利文献专利文献1:日本专利特开2007-164891号公报专利文献2:日本专利特开2011-181157号公报图2表示现有的其他钳位电压生成电路。钳位电压生成电路1A是形成于闪速存储器的周边电路区域中，且包含电流设定电路40、电流镜电路50、60、70、仿真电荷转移晶体管的晶体管80、及轨对轨放大器(Rail to Rail Amplifier) 90等而构成。电流设定电路40具有并联连接的多个NMOS晶体管(图例中为4个晶体管TRl?晶体管TR4)、以及串联连接于多个晶体管TRl?晶体管TR4的恒电流源41?恒电流源44。各晶体管TRl?晶体管TR4的导通/关闭是根据被输入至各自的栅极的钳位控制信号CLMPl?钳位控制信号CLMP4而受到控制。而且，恒电流源41?恒电流源44例如为流过I μ Α、2 μ Α、4 μ Α、8 μ A的恒电流。通过钳位控制信号CLMPl?钳位控制信号CLMP4的16种组合，例如可在节点CSUM生成I μ A至16 μ A为止的以I μ A分级(st印)的16种电流。电流镜电路50包含连接于VDD电源(例如2.4V)的一对P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor, PM0S)晶体管，一对 PMOS 晶体管的共用栅极连接电流设定电路40的节点CSUM。借此，在电流镜电路50的节点NI上，流经有与节点CSUM的电流相等的电流，从而可使I μ A至16 μ A为止的以I μ A分级的电流流经该节点NI。电流镜电路60包含连接于地线的一对NMOS晶体管，一对NMOS晶体管的共用栅极连接于节点NI。借此，在电流镜电路60的节点Ν2处，生成与节点NI的电流相等的电流，从而可使I μ A至16 μ A为止的以I μ A分级的电流流经节点Ν2。电流镜电路70包含连接于Vd电源(例如6V)的一对PMOS晶体管，一对PMOS晶体管的共用栅极连接于节点Ν2。而且，在一对PMOS晶体管上，串联连接有一对PMOS晶体管，对其栅极施加偏压信号PBIAS。当钳位电压生成电路10Α动作时，偏压信号PBIAS成为L电平，PMOS晶体管导通。借此，在电流镜电路70的节点Ν3处，生成与节点Ν2的电流相等的电流，从而可使I μ A至16 μ A为止的以I μ A分级的电流流经节点Ν3。在电流镜电路70的输出段的节点Ν3上，分别串联连接有仿真电荷转移晶体管TG的NMOS晶体管80、电阻Rl、R2。晶体管80为栅极连接于漏极的二极管连接，晶体管80的阈值电压Vth、即压降与电荷转移晶体管TG的阈值电压相等。通过适当选定电源Vd、电阻RU R2的值，例如可在节点N4处生成与节点CSUM的电流值对应的0.1V至1.6V为止的以0.1V分级的电压。例如，当由电流设定电路20设定0.8μΑ时，生成0.8V，当设定1.2μΑ时，生成1.2V。因而，可在节点Ν3处生成加上晶体管80的阈值电压Vth的、0.lV+Vth至1.6V+Vth为止的以0.1V分级的基准电压VREF。对于轨对轨放大器90的非反转输入端子(non-1nverted input terminal),输入节点N3的电压作为基准电压VREF,对于反转输入端子(inverted input terminal),负反馈該轨对轨放大器90的输出。轨对轨放大器90作为模拟输出缓冲器发挥功能,该模拟输出缓冲器输出与所输入的基准电压VREF大致相等的VCLMP (钳位)电压，VCLMP电压被施加至与页面缓冲器(page buffer)/读出电路内的多个位线连接的多个电荷转移晶体管的栅极。接下来，对钳位电压生成电路的动作进行说明。图3表示基准电压VREF(节点N3)、VCLMP电压及位线BL的电压波形。在本文档来自技高网...
【技术保护点】
一种半导体存储装置，包括钳位电压生成电路，所述钳位电压生成电路向耦合于位线的读出节点的电荷转移晶体管提供钳位电压，所述半导体存储装置的特征在于，所述钳位电压生成电路包括：晶体管，漏极耦合于第1电位，源极耦合于节点，钳位电压耦合于栅极；电流设定构件，连接于所述节点与第2电位之间，对从所述节点流至所述第2电位的电流进行设定；以及恒电压输出构件，输入从所述节点反馈的电压与基准电压，以所述反馈的电压一致于所述基准电压的方式来控制所述钳位电压的输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：村上洋树，荒川贤一，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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