静电放电保护结构制造技术

一种静电放电保护结构，包括P型衬底；位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；位于所述N型阱区内的第一N型掺杂区和第一P型掺杂区，所述第一N型掺杂区和所述第一P型掺杂区耦接于静电放电输入端；位于所述P型阱区内的第二N型掺杂区和第二P型掺杂区，所述第二N型掺杂区和所述第二P型掺杂区耦接于静电放电输出端；位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。本发明专利技术技术方案提供的静电放电保护结构的维持电压较大，有利于避免闩锁效应。

【技术实现步骤摘要】

本专利技术涉及静电放电保护技术，特别涉及一种静电放电保护结构。
技术介绍
随着半导体芯片的应用越来越广泛，半导体芯片受到静电损伤的现象也越来越多，通常1V左右的静电电压就可能损毁没有静电放电(ESD, electrostatic discharge)保护的半导体芯片。现在有很多种静电放电保护结构的设计和应用，通常包括:薄栅N型场效应晶体管、二极管、齐纳管、可控娃(SCR, Silicon Controlled Rectifier)结构等。但是在单位面积下，不同的静电放电保护结构所能承受的最大电压不同，其中在P型阱区内形成N型掺杂区所构成的二极管所能承受的最大电压为0.167V/ym2，齐纳二极管所能承受的最大电压为0.667V/ μ m2，薄栅N型场效应晶体管所能承受的最大电压为0.194V/ μ m2，可控硅结构所能承受的最大电压为1.9ν/μπι2。可控硅结构所能承受的最大电压最大，因此，现有的集成电路大多采用可控硅结构进行静电放电保护。图1是现有的一种可控硅结构的结构示意图。参考图1，所述可控硅结构包括:Ρ型衬底10 ;位于所述P型衬底10内的N型阱区11和P型阱区12，所述N型阱区11和所述P型阱区12相邻并接触；位于所述N型阱区11内的第一 N型掺杂区13和第一 P型掺杂区14 ;位于所述P型阱区12内的第二 N型掺杂区15和第二 P型掺杂区16 ;所述第一 N型掺杂区13和所述第一 P型掺杂区14耦接于静电放电输入端Vin，所述第二 N型掺杂区15和所述第二 P型掺杂区16耦接于静电放电输出端Vout，所述静电放电输出端Vout通常接地。图2是所述可控硅结构的伏安特性曲线示意图。参考图2，横坐标表示输入所述可控硅结构的电压，单位:V ;纵坐标表示流过所述可控硅结构的电流，单位:A ;图中的实曲线表示所述可控硅结构的伏安特性曲线，点a表示所述可控硅结构的触发点，其对应的横坐标值为所述可控硅结构的触发电压的电压值。所述可控硅结构的触发电压为所述N型阱区11和所述P型阱区12之间PN结的雪崩击穿电压，即当输入所述静电放电输入端Vin的静电电压达到所述触发电压时，所述可控硅结构导通，进行静电放电。由于所述N型阱区11和所述P型阱区12的掺杂浓度较低，所述可控硅结构的触发电压很高。然而，当所述可控硅结构被静电电压触发后，只要所述静电放电输入端Vin有一个较低的维持电压(所述维持电压的电压值通常低于集成电路的电源电压的电压值Vdd)，所述可控硅结构仍然处于导通状态，形成闩锁(latch up)效应。在闩锁效应状态下，流过所述可控硅结构的电流不断增大，电能在所述可控硅结构内不断累积，容易造成所述可控娃结构的损坏。
技术实现思路
本专利技术解决的是现有的静电放电保护结构因维持电压较低易形成闩锁效应的问题。为解决上述问题，本专利技术提供一种静电放电保护结构，包括:P型衬底；位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；位于所述N型阱区内的第一 N型掺杂区和第一 P型掺杂区，所述第一 N型掺杂区和所述第一 P型掺杂区稱接于静电放电输入端； 位于所述P型阱区内的第二 N型掺杂区和第二 P型掺杂区，所述第二 N型掺杂区和所述第二 P型掺杂区耦接于静电放电输出端；位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。可选的，所述反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第二 N型掺杂区的下方。可选的，所述反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一 P型掺杂区的下方。可选的，所述反向掺杂区包括第一反向掺杂区和第二反向掺杂区；所述第一反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第二 N型掺杂区的下方；所述第二反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一 P型掺杂区的下方。可选的，所述反向掺杂区的掺杂浓度为lE12/cm2至lE14/cm2。可选的，所述反向掺杂区的掺杂能量为IkeV至lOOkeV。可选的，所述静电放电保护结构还包括升压电阻，所述第二 P型掺杂区通过所述升压电阻耦接于所述静电放电输出端。可选的，所述升压电阻的电阻值不大于20 Ω。可选的，所述静电放电输出端接地。可选的，所述第一 N型掺杂区和所述第二 N型掺杂区为N型重掺杂区，所述第一 P型掺杂区和所述第二 P型掺杂区为P型重掺杂区。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术提供的静电放电保护结构在N型阱区和P型阱区中的至少一阱区内设置反向掺杂区，增大了所述静电放电保护结构的静电放电输入端和静电放电输出端之间的阻抗。所述静电放电输入端和静电放电输出端之间的阻抗增大，能够减小所述静电放电保护结构中寄生三极管的电流增益，从而减缓所述寄生三极管的正反馈速度，最终增大所述静电放电保护结构的维持电压，有利于避免闩锁效应，使所述静电放电保护结构不易损坏。本专利技术的可选方案中，所述静电放电保护结构还包括升压电阻，所述升压电阻能够减小所述静电放电保护结构的触发电压。所述静电放电保护结构的触发电压减小，能够防止因所述静电放电保护结构尚未开启而集成电路的内部电路已被静电放电所破坏的情况产生，提高了所述集成电路的可靠性。【附图说明】图1是现有的一种可控硅结构的结构示意图；图2是图1所示的可控硅结构的伏安特性曲线示意图；图3是图1所示的可控硅结构的等效电路图；图4是本专利技术实施例提供的一种静电放电保护结构的结构示意图；图5是本专利技术实施例提供的另一种静电放电保护结构的结构示意图；图6是图5所示的静电放电保护结构的等效电路图；图7是本专利技术实施例提供的另一种静电放电保护结构的结构示意图；图8是本专利技术实施例提供的另一种静电放电保护结构的结构示意图；图9是本专利技术实施例提供的另一种静电放电保护结构的结构示意图；图10是本专利技术实施例提供的另一种静电放电保护结构的结构示意图。【具体实施方式】正如
技术介绍
中所描述的，图1所示的可控硅结构的维持电压较低，容易造成所述可控硅结构的损坏。图3是图1所示的可控硅结构的等效电路图，参考图3，所述可控硅结构包括寄生PNP三极管Q1、寄生NPN三极管Q2、第一寄生电阻Rnw以及第二寄生电阻Rpw。所述寄生PNP三极管Ql的发射极和所述第一寄生电阻Rnw的一端耦接于静电放电输入端Vin，所述寄生PNP三极管Ql的基极连接所述第一寄生电阻Rnw的另一端和所述寄生NPN三极管Q2的集电极，所述寄生PNP三极管Ql的集电极连接所述寄生NPN三极管Q2的基极和所述第二寄生电阻Rpw的一端；所述第二寄生电阻Rpw的另一端和所述寄生NPN三极管Q2的发射极耦接于静电放电输出端Vout。结合图1和图3，所述第一 P型掺杂区14、所述N型阱区11以及所述P型阱区12构成所述寄生PNP三极管Q1，所述N型阱区11、所述P型阱区12以及所述第二 N型掺杂区15构成所述寄生NPN三极管Q2，所述N型阱区11和所述第一 N型掺杂区13之间的电阻作为所述第一寄生电阻Rnw，所述P型阱区12和所述第二 P型掺杂区16之间的电阻作为所述第二寄生电阻Rpw。所述可控硅结构应用于集成电路中，适于释放所述集成电路产生的静电电压。当集成电路发生静电放电且静本文档来自技高网...

【技术保护点】
一种静电放电保护结构，其特征在于，包括：P型衬底；位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；位于所述N型阱区内的第一N型掺杂区和第一P型掺杂区，所述第一N型掺杂区和所述第一P型掺杂区耦接于静电放电输入端；位于所述P型阱区内的第二N型掺杂区和第二P型掺杂区，所述第二N型掺杂区和所述第二P型掺杂区耦接于静电放电输出端；位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31