本发明专利技术提供一种非晶硅薄膜及一种半导体器件的制造方法，所述非晶硅薄膜的制造方法采用两步成膜工艺，第一步成膜阶段使用原子层沉积方式沉积晶粒较小和均匀性良好的第一非晶硅层，第二步成膜阶段在第一非晶硅层上沉积掺杂碳原子或氮原子的第二非晶硅层，在第二非晶硅层的晶格中掺杂碳原子或氮原子，可避免硅原子在第一非晶硅层的硅晶粒上连续沉积，进而得到晶粒尺寸较小的非晶硅薄膜。同时，所述半导体器件的制造方法，采用非晶硅薄膜的制造方法获得较小晶粒尺寸的非晶硅，以满足器件性能要求，尤其是较小晶粒尺寸的非晶硅用作虚拟非晶硅栅极后，可以在其去除后形成侧壁较为平整的沟槽，以改善后续金属栅的沉积形貌，进而改善漏电性能。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展，MOS器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量，器件中栅介质层的厚度不断地降低。然而，随之而来的击穿和漏电两个问题成为了阻碍集成电路进一步发展的重要因素。当技术节点到45纳米以下，传统的多晶硅(Poly)/栅介质层(例如S1N)的栅极(Gate)堆叠结构导致MOS器件漏电过大而无法工作，已经不能满足器件的性能要求。随着技术的发展，晶体管的“高K栅介质层+金属栅极”堆叠所构成的高K金属栅(High K Metal Gate)能够解决上述问题，从而改善器件的性能。所述的金属栅常用后栅工艺(Gate-Last)形成，所述后栅工艺的基本流程是:首先在器件中形成High-K(高介电常数)/3;[02栅介质层，然后在把811-1(/3;[02栅介质层上覆盖一层虚拟非晶娃栅极(Dummy PolyGate)，接着沉积层间介质层(ILD)，使用化学机械抛光工艺(CMP)对层间介质层进行平坦化至露出虚拟非晶硅栅极；去除虚拟非晶硅栅极，形成沟槽，然后在所述沟槽内部形成高K栅介质层，再沉积金属层填充所述沟槽形成金属栅。后棚工艺中，虚拟非晶娃棚极的晶粒尺寸(Grain Size)具有关键的作用，直接影响用于沉积高K金属栅的沟槽的侧壁的平整度，而良好的沟槽侧壁的平整度能够提高器件的漏电等性能。其中，虚拟非晶硅栅极晶粒尺寸越小，越容易形成具有良好平整度的沟槽表面。虚拟非晶硅栅极一般通过低压化学气相沉积(LPCVD)设备，使用硅烷(SiH4)作为工艺气体并在温度530°C?550°C、压力0.1Torr?0.5Torr的条件下成膜而形成，该工艺条件下的膜为非晶硅(Amorphous Poly)，晶粒尺寸较大，器件的漏电等性能较差。因此，需要一种新的非晶硅薄膜的形成方法，能够获得较小的晶粒尺寸的非晶硅，以用于虚拟非晶硅栅极，最终提高具有高K金属栅的半导体器件的性能。
技术实现思路
本专利技术的一目的在于提供一种非晶硅薄膜的制造方法，能够获得较小的晶粒尺寸的非晶硅。本专利技术的另一目的在于提供一种半导体器件的制造方法，获得较小的晶粒尺寸的非晶硅，以用于虚拟非晶硅栅极，进而形成高K金属栅，提高器件性能。为解决上述问题，本专利技术提出一种非晶硅薄膜的制造方法，包括:提供一半导体衬底，采用原子层沉积工艺(ALD)形成第一非晶硅层；然后在所述第一非晶硅层上继续沉积掺杂碳原子或氮原子的第二非晶硅层，以获得非晶硅薄膜。进一步的，所述原子层沉积工艺的工艺温度为530°C?550°C，工艺气体包括硅烷SiH4、乙硅烷Si2H6或二氯二氢硅DCS，循环次数(Cycle Times)为10?30。进一步的，所述原子层沉积工艺的工艺气体还包括氮气。进一步的，采用乙烯C2H4或甲基硅烷CH3SiH3气体形成掺杂碳原子的第二非晶硅层O进一步的，采用氨气NH3或重氨ND 3形成掺杂氮原子的第二非晶硅层。进一步的，所述半导体衬底包括具有隔离结构、P阱和N阱结构的基底，以及依次形成在所述基底上的垫氧化层和高K介质层。本专利技术还提出一种半导体器件的制造方法，包括:在一半导体衬底上依次形成垫氧化层和高K介质层；采用上述非晶硅薄膜的制造方法在所述高K介质层上形成非晶硅薄膜层；依次刻蚀所述非晶硅薄膜层、高K介质层和垫氧化层，以形成非晶硅栅极结构；在所述非晶硅栅极结构侧壁形成侧墙。进一步的，所述半导体器件的制造方法，还包括:以所述侧墙和非晶硅栅极结构为掩膜，对所述非晶硅栅极结构两侧的半导体衬底进行源/漏区离子注入，形成源/漏区；采用金属硅化物工艺在所述源/漏区形成源/漏区金属硅化物。进一步的，所述源/漏区金属硅化物的金属为镍基金属，所述镍基金属包括N1、N1-Co、N1-Pt、N1-Pt-Co，所述镍基金属硅化物为 NiS1、NiPtS1、NiCoSi 或 NiPtCoSi。进一步的，所述半导体衬底包括一预形成金属栅极的器件区，所述非晶硅栅极结构为虚拟栅极结构，所述半导体器件的制造方法还包括:在所述半导体衬底表面形成暴露出所述非晶硅栅极结构顶部的层间介质层；所述非晶硅栅极结构为虚拟栅极结构，去除非晶硅栅极结构的非晶硅薄膜层以形成沟槽；依次在所述沟槽中沉积功函数金属层、金属阻挡层和金属层，以形成金属栅极结构。进一步的，所述半导体衬底包括第一器件区和第二器件区，所述非晶硅栅极结构为虚拟栅极结构，所述制造方法还包括:在所述半导体衬底表面形成暴露出所述非晶硅栅极结构顶部的层间介质层；在形成所述层间介质层的器件表面上形成仅暴露出第一器件区的非晶硅栅极结构的第一掩膜层；以所述第一掩膜层为掩膜，去除第一器件区的非晶硅栅极结构的非晶硅薄膜层以形成第一沟槽；依次在所述第一沟槽中沉积功函数金属层、金属阻挡层和金属层，以形成第一器件区的金属栅极结构；去除所述第一掩膜层，并在去除所述第一掩膜层的器件表面上形成仅暴露出第二器件区的非晶硅栅极结构的第二掩膜层；以所述第二掩膜层为掩膜，去除第二器件区的非晶硅栅极结构的非晶硅薄膜层以形成第二沟槽；依次在所述第二沟槽中沉积功函数金属层、金属阻挡层和金属层，以形成第二器件区的金属栅极结构。与现有技术相比，本专利技术提供的非晶硅薄膜的制造方法，采用两步成膜工艺，第一步成膜阶段使用原子层沉积方式(ALD)沉积晶粒较小和均匀性良好的第一非晶硅层，第二步成膜阶段在第一非晶硅层上沉积掺杂碳原子或氮原子的第二非晶硅层，由于在第二非晶硅层的晶格中掺杂碳原子或氮原子，因此避免了硅原子在第一非晶硅层的硅晶粒上连续沉积，进而最终得到了晶粒尺寸较小的非晶硅薄膜。本专利技术提供的半导体器件的制造方法，采用非晶硅薄膜的制造方法获得具有较小晶粒尺寸的非晶硅，以满足器件性能要求，尤其是改善了高K/金属栅半导体器件的漏电性能，因为较小晶粒尺寸的非晶硅用作虚拟非晶硅栅极后，可以在其去除后形成侧壁较为平整的沟槽，以改善后续金属栅的沉积形貌，避免填充缺陷导致器件漏电的问题。【附图说明】图1A至图1B是本专利技术非晶硅薄膜制造方法中的器件结构剖面示意图；图2是本专利技术具体实施例的半导体器件的制造方法流程图；图3A至3F是图2所示的制造方法中的器件结构剖面示意图。【具体实施方式】为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的【具体实施方式】作进一步的说明，然而，本专利技术可以用不同的形式实现，不应只当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种非晶硅薄膜的制造方法，其特征在于，包括：提供一半导体衬底，采用原子层沉积工艺形成第一非晶硅层；然后在所述第一非晶硅层上继续沉积掺杂碳原子或氮原子的第二非晶硅层，以获得非晶硅薄膜。
【技术特征摘要】
【专利技术属性】
技术研发人员：肖天金，温振平，康俊龙，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31
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