快闪存储器及其制造方法技术

本发明专利技术公开了一种快闪存储器，包括衬底、第一栅极结构、源极区与漏极区、自行对准接触窗、第一介电层以及第二介电层。第一栅极结构位于衬底的晶胞区上。源极区与漏极区分别位于晶胞区的第一栅极结构间的衬底中。自行对准接触窗位于第一栅极结构之间，且位于源极区与漏极区上。第一介电层围绕自行对准接触窗，且在对应第一栅极结构处具有凹陷。第二介电层位于第一介电层中，且填满凹陷，第二介电层的介电常数低于第一介电层的介电常数。

【技术实现步骤摘要】

本专利技术涉及一种存储器元件及其制造方法，且特别涉及一种。
技术介绍
在快闪存储器(flash memory)的制造工艺中，层间介电层的介电常数过高容易造成漏极干扰(drain disturb),而出现读取失败(read fail)以及位线交互影响(BL-BLcoupling effect)的问题。
技术实现思路
本专利技术实施例提出一种，能够降低层间介电层的介电常数，使寄生电容下降，进而减少漏极干扰造成的读取失败以及位线交互影响的问题。本专利技术实施例提出一种快闪存储器，包括:衬底、多个第一栅极结构、多个源极区与漏极区、多个自行对准接触窗、第一介电层以及第二介电层。第一栅极结构位于衬底的晶胞区上。源极区与漏极区分别位于晶胞区的第一栅极结构之间的衬底中。自行对准接触窗位于第一栅极结构之间，且位于源极区与漏极区上。第一介电层围绕自行对准接触窗，且在对应第一栅极结构处具有凹陷。第二介电层位于第一介电层中，且填满凹陷，第二介电层的介电常数低于第一介电层的介电常数。依照本發明實施例所述，所述第二介电层的顶面高于所述第一介电层的顶面。依照本發明實施例所述，所述第一介电层包括氮化硅。依照本發明實施例所述，所述第二介电层包括氧化硅。依照本發明實施例所述，所述氧化硅包括旋涂式玻璃。本专利技术实施例还提出一种快闪存储器的制造方法，包括提供衬底，衬底包括晶胞区。在衬底的晶胞区上形成多个第一栅极结构。在第一栅极结构之间的衬底中形成源极区与漏极区。在衬底上形成图案化的导体层，覆盖第一栅极结构且至少填满第一栅极结构之间的间隙。在第一栅极结构之间的衬底上形成多个虚拟自行对准接触窗插塞，虚拟自行对准接触窗插塞位于源极区与漏极区之上，并在虚拟自行对准接触窗插塞周围形成多个开口。在虚拟自行对准接触窗插塞以及开口表面形成第一介电层。在第一介电层上形成第二介电层，第二介电层填满开口，且第二介电层的介电常数低于第一介电层的介电常数。移除虚拟自行对准接触窗插塞，形成多个自行对准接触窗。依照本發明實施例所述，所述的快闪存储器的制造方法，还包括在所述衬底上形成一停止层，覆盖所述图案化的导体层以及所述第二栅极结构。依照本發明實施例所述，所述的快闪存储器的制造方法，其中所述第一介电层包括氮化硅。依照本發明實施例所述，所述的快闪存储器的制造方法，其中所述第二介电层包括氧化硅。依照本發明實施例所述，所述的快闪存储器的制造方法，其中所述氧化硅包括旋涂式玻璃、高密度电浆氧化硅或采用高纵深比填沟制造工艺系统的化学气相沉积法形成的氧化硅。本专利技术实施例的，能够降低层间介电层的介电常数，使寄生电容下降，进而减少漏极干扰造成的读取失败以及位线交互影响的问题。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【附图说明】图1A至IH为根据本专利技术实施例所绘示的快闪存储器的制造流程的剖面示意图。其中，附图标记说明如下:100:衬底100a:晶胞区10b:周边区102、110:栅极结构103:穿隧氧化层104、106、112:导体层105:栅间介电层107、113:金属硅化物层108、114:下掩模层109、115:上掩模层111:栅介电层116:停止层117:衬层116a、117a、118、119:间隙壁120:停止层122、132、132a、132b、136、136a:介电层124:导体层125:掩模层126:顶盖层127:虚拟自行对准接触窗插塞128:开口133、137:源极区134:凹陷135、139:漏极区143、145:自行对准接触窗开口148:栅极接触窗开口153、155、158:接触窗插塞【具体实施方式】图1A至IH为根据本专利技术实施例所绘示的快闪存储器的制造流程的剖面示意图。请参照图1A，提供衬底100。衬底100可以是半导体或是半导体化合物，例如N型或P型的娃衬底、三五族半导体衬底或是娃化锗。衬底100也可以是绝缘层上覆娃(si I iconon insulator，SOI)。衬底100具有晶胞区10a与周边区100b。于晶胞区10a的衬底100上形成多数个栅极结构102，并于周边区10b的衬底100上形成至少一栅极结构110。栅极结构102可以是非易失性存储元件的栅极结构，例如是快闪存储元件的栅极结构，比如是包括依序堆叠在衬底100上的穿隧氧化层103、导体层104、栅间介电层105及导体层106。穿隧氧化层103的材料例如是氧化硅。导体层104作为浮置栅极，其材料例如是掺杂多晶娃。栅间介电层105例如是氧化娃、氮化娃以及氧化娃复合层(0N0)。导体层106作为控制栅极，其材料例如是掺杂多晶硅。栅极结构110包括依序堆叠在衬底100上的栅介电层111及导体层112。栅介电层111的材料例如是氧化硅。导体层112作为逻辑元件的栅极，其材料例如是掺杂多晶硅。形成栅极结构102与栅极结构110的方法包括以下步骤。首先，分别于晶胞区10a及周边区10b的衬底100上形成不同的堆叠材料层(未绘示)。具体言之，于衬底100的晶胞区10a上依序堆叠穿隧氧化材料层、第一导体材料层、栅间介电材料层及第二导体材料层，而于衬底100的周边区10b上依序堆叠闸氧化材料层及第二导体材料层，其中晶胞区10a与周边区10b上的第二导体材料层为同时形成的。然后，对晶胞区10a上的第二导体材料层进行离子注入制造工艺。之后，对上述材料层进行至少一图案化步骤，以于晶胞区10a的衬底100上形成栅极结构102以及于周边区10b的衬底100上形成栅极结构110。在一实施例中，栅极结构102还包括依序堆叠在导体层106上的金属硅化物层107、下掩模层108及上掩模层109。栅极结构110还包括依序堆叠在导体层112上的金属硅化物层113、下掩模层114及上掩模层115。金属硅化物层107与金属硅化物层113是为了分别降低导体层106与导体层112的阻值，而分别做为控制栅极的一部分以及栅极的一部分。金属硅化物层107与金属硅化物层113的材料相同，例如均为硅化钨。下掩模层108与上掩模层109是为了增加字元线(由导体层106及其上的金属硅化物层107构成)与后续形成的位线之间的最短距离。下掩模层108与下掩模层114的材料相同,例如均为氮化娃。上掩模层109与上掩模层115的材料相同，例如均为四乙氧基硅氧烷形成的二氧化硅(TEOS-S12)15在此实施例中，是以双层掩模层结构为例来说明的，但本专利技术并不以此为限。在其他的实施例中，也可以使用单层或大于两层的掩模层结构。在图1A中是以于周边区10b上形成一个栅极结构110为例来说明的，但本专利技术并不以此为限。在其他的实施例中，周边区10b上可形成多数个栅极结构110，周边区10b可具有高压元件区及低压元件区(未绘示)，且形成于高压元件区及低压元件区上的栅介电层具有不同的厚度。此外，在图1A中，晶胞区10a是以快闪存储器的栅极结构102来说明，然而，本专利技术并不以此为限，晶胞区10a上的栅极结构102也可以是其他非易失性存储器的栅极结构，例如导体层104可以取代为以介电层制作的电荷储存层。然后，请继续参照图1Β，于衬底100上顺应性地形成衬层117，以覆盖栅极结构102及栅极结构110。衬层117的材料例如是高温氧化物(h本文档来自技高网...

【技术保护点】
一种快闪存储器，包括：衬底，所述衬底包括晶胞区；多个第一栅极结构，位于所述衬底的所述晶胞区上；多个源极区与多个漏极区，分别位于所述晶胞区的所述第一栅极结构之间的所述衬底上；多个自行对准接触窗，位于所述第一栅极结构之间，且位于所述源极区与所述漏极区上；第一介电层，围绕所述自行对准接触窗，且在对应所述第一栅极结构处具有多个凹陷；以及第二介电层，位于所述第一介电层中，且填满所述凹陷，所述第二介电层的介电常数低于所述第一介电层的介电常数。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪文，廖修汉，蔡耀庭，陈彦名，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71