一种记忆效应消除低功耗模数转换器制造技术

本发明专利技术涉及一种记忆效应消除低功耗模数转换器，包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。上述技术方案中，同时采用运放共享和电容共享技术实现流水线模数转换器低功耗，另外基于电容等比例缩小理论建立时间分享技术消除记忆效应，在不增加电路复杂度及不降低电路运行速率的前提下，显著抑制记忆效应，大幅提升了模数转换器的积分非线性和信噪比。

【技术实现步骤摘要】

本专利技术涉及数模转换领域，具体涉及一种记忆效应消除低功耗模数转换器。
技术介绍
随着现代通信技术的发展，低功耗无线射频收发机在日常生活中扮演着愈来愈重要的角色，如智能家居、医疗看护、智能交通等领域。模数转换器是射频收发机中必不可缺少的模块，其能耗在整个收发机中占有很大比重。最常用的模数转换器为流水线模数转换器，传统流水线模数转换器的低功耗设计技术包括运放共享技术和电容共享技术，然而上述两种方法都不可避免产生记忆效应，该效应源于始终工作的运放或电容上的残余电荷，其将大大降低模数转换器的静态性能和动态性能。目前解决记忆效应的方法有双输入运放法或复位时钟法，虽然能够解决记忆效应，但是其也会带来一些缺陷，如双输入运放会增加电路的复杂程度，这与现代无线网络应用特点相冲突，而复位时钟法则需要一个单独的时钟相位对运放和电容进行复位，这会降低整个模数转换器的运行速率。
技术实现思路
本专利技术的目的就是提供一种记忆效应消除低功耗模数转换器，其能够有效解决上述问题，实现低功耗和消除记忆效应，且不会增加电路的复杂度和降低电路的运行速率。为实现上述目的，本专利技术采用以下技术方案进行实施:一种记忆效应消除低功耗模数转换器，其特征在于:包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号Dl进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vol、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。上述技术方案中，同时采用运放共享和电容共享技术实现流水线模数转换器低功耗，另外基于电容等比例缩小理论建立时间分享技术消除记忆效应。与传统的流水线模数转换器低功耗技术相比，在不增加电路复杂度及不降低电路运行速率的前提下，显著抑制记忆效应，大幅提升了模数转换器的积分非线性和信噪比，同时，该技术方案使整个模数转换器的工作时间减少，从而进一步降低的电路的功耗。【附图说明】图1为本专利技术的结构示意图；图2为第一、二、三级模数转换器电路结构原理图；图3为图2中比较器的电路原理图；图4为数字校正模块的结构原理图；图5为建立时间分享技术的原理图；图6为运算放大器的结构原理图。【具体实施方式】为了使本专利技术的目的及优点更加清楚明白，以下结合实施例对本专利技术进行具体说明。应当理解，以下文字仅仅用以描述本专利技术的一种或几种具体的实施方式，并不对本专利技术具体请求的保护范围进行严格限定。本专利技术采取的技术方案如图1所示，一种记忆效应消除低功耗模数转换器，包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号Dl进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vol、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。本专利技术提供的模数转换器由全差分三级流水线模数转换器和数字校正模块组成。第一级由第一级模数转换器Sub-ADCl与乘法数模转换器MDAC组成，第二级由第二级模数转换器Sub-ADC2与乘法数模转换器MDAC组成，其中，乘法数模转换器MDAC为第一级与第二级共用。模数转换器第三级为第三级模数转换器Sub-ADC3构成。乘法数模转换器MDAC为开关电容放大器结构，用于实现余差放大功能。该流水线模数转换器采用运放共享技术，即乘法数模转换器MDAC中的运算放大器(运放0ΤΑ)在不同的时钟相位内由第一级和第二级交替共用。乘法数模转换器MDAC中的电容由一个固定使用的采样电容和两组交替使用的电容组构成，该流水线模数转换器采用电容共享技术，即两组电容组与采样电容交替搭配，在不同的时钟周期内完成第一级和第二级的信号采样和余差放大功能。基于电容等比例缩小理论，第一级与第二级进行余差放大时的建立时间呈现差异化，则此时可分享其中的“冗余”建立时间，在不降低整体电路运行速率的前提下达到消除记忆效应，提高电路积分非线性和信噪比的目的。各级模数转换器输出的数字信号Vol、Vo2、Vo3进入数字校正模块进行时序校准和移位相加，从而消除子模数转化器中的比较器偏移和乘法数模转换器MDAC中的放大器增益失调，提高模数转换器的线性度。具体的操作为:全差分三级流水线模数转换器第一级采用无采样保持结构，输入信号Vin被同时采样到第一级模数转换器Sub-ADCl与乘法数模转换器MDAC中，第一级模数转换器Sub-ADCl产生本级数字信号输出Vol，同时产生本级余差放大控制信号Dl ;余差放大控制信号Dl被输入到乘法数模转换器MDAC中，通过乘法数模转换器MDAC完成本级余差放大工作并输出一级余差放大处理的结果Vresl ;由于运放共享技术的应用，一级余差放大处理结果Vresl作为第二级的输入信号，再次被采样到乘法数模转换器MDAC，同时也被采样到第二级模数转换器Sub-ADC2产生本级数字信号输出Vo2以及产生二级余差放大控制信号D2 ;余差放大控制信号D2被输入到乘法数模转换器MDAC中完成二级余差放大处理工作并输出二级余差放大处理结果Vres2 ；Vres2作为第三级的输入信号被采样到第三级模数转换器Sub-ADC3中并产生本级数字信号输出Vo3 ;第一、二、三级模数转换器输出的数字信号Vol、Vo2、Vo3进入数字校正模块进行时序校准和移位相加，最终全差分三级流水线模数转换器的数字信号输出结果为Vout。详细的实施方案为:图2为第一、二、三级模数转换器的电路结构原理图，子模数转换器电路由分压电阻串、一组比较器和一个译码电路构成；分压电阻串两端电压分别为Vref+和Vref-，电阻串共有n+1个电阻，其中RU R2…Rn+Ι首尾串联，RU R2…Rn+Ι的阻值完全相同，即电压(Vref-, Vref+)被电阻串Rl, R2…Rn+Ι等值分压，其分压输出结果为Vref 1、Vref2…Vrefn ;比较器结构为全差分动态比较器。以比较器I为例，其输入端信号分别为Vin+、Vin-、VrefU Vrefn，通过比较Vin+、Vin-的差值与Vrefl、Vrefn差值，输出比较结果dl ；当Vin+, Vin-的差值大于VrefUVrefn差值时，dl为0，当Vin+, Vin-的差值小于VrefUVrefn差值时，dl为I ;同理，比较器m的输入信号分别为Vin+、Vin_、Vrefn、Vref 1，过比较Vin+,Vin-的差值与Vrefn、Vref本文档来自技高网...

【技术保护点】
一种记忆效应消除低功耗模数转换器，其特征在于：包括第一、二、三级数模转换器、乘法数模转换器、数字校正模块以及输入信号端Vin、输出信号端Vout，输入信号端Vin分两路分别与第一级数模转换器和乘法数模转换器的输入端相连接，乘法数模转换器接收第一级数模转换器输出的余差放大控制信号D1进行一级余差放大处理并将处理的结果分别输出至第二级数模转换器和乘法数模转换器的输入端，乘法数模转换器接收第二级数模转换器输出的余差放大控制信号D2进行二级余差放大处理并将处理的结果输出至第三级数模转换器，数字校正模块接收第一、二、三级数模转换器输入的数字信号Vo1、Vo2、Vo3进行时序校准和移位相加处理，数字校正模块的输出端与输出信号端Vout相连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱樟明，李迪，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61