基于超短波电台的低杂散高速转换的频合电路制造技术

本实用新型专利技术公开了一种基于超短波电台的低杂散高速转换的频合电路，包含以下组成部分：直接数字频率合成器、低通滤波电路、鉴相器、环路滤波电路、压控振荡电路、温补晶振电路、FPGA、电平转换电路、缓冲放大电路。本实用新型专利技术是基于直接数字频率合成技术和基于锁相环技术的一种低杂散高速转换的频合电路。本实用新型专利技术设计合理，集成度高，能够在30～90MHz频段内产生杂散小、高分辨率、快速转换的射频信号。非常适合30～90MHz频段内超短波电台使用。

【技术实现步骤摘要】

本技术属于电学
，涉及一种基于超短波电台的低杂散高速转换的频合电路。
技术介绍
目前市场上使用的频合电路一种是基于直接数字频率合成技术设计的，其缺点是所产生的频率杂散较大，需要额外使用低通滤波器进行滤波降噪。一种是基于锁相环技术设计的，其缺点是当要求产生高分辨率的频率时，频率间的转换速度降低，一般只能用于大步进频率合成中。
技术实现思路
为了克服现有技术中的缺陷，解决上述技术问题，本技术提供一种基于超短波电台的低杂散高速转换的频合电路，该电路板由直接数字频率合成(DDS)技术、锁相环技术和压控振荡相结合，能够在30?90MHz频段内产生杂散小、高分辨率、快速转换的频率。其技术方案如下:一种基于超短波电台的低杂散高速转换的频合电路，包含以下组成部分:直接数字频率合成器(DDS)、低通滤波电路、鉴相器、环路滤波电路、压控振荡电路(VCO)、温补晶振电路、FPGA、电平转换电路、缓冲放大电路。温补晶振电路一路输出连接至鉴相器作为基准时钟信号，另一路输出连接至FPGA作为时钟信号输入；频率码输入至FPGA，FPGA的一路输出连接至直接数字频率合成器(DDS)作为分频比控制信号输入，一路输出连接至鉴相器作为鉴相系数输入，一路输出连接至电平转换电路作为VCO分段控制信号输入；直接数字频率合成器(DDS)输出连接至低通滤波电路，经低通滤波电路输出至鉴相器作为参考时钟输入；鉴相器输出连接至环路滤波电路；环路滤波电路输出连接至压控振荡电路(VCO)控制压控振荡电路(VCO)的变容二极管微调频率；电平转换电路输出连接至压控振荡电路(VCO)作为VCO分段控制信号输入；压控振荡电路(VCO)输出连接至功率分配电路作为射频信号输入；功率分配电路一路输出至直接数字频率合成器(DDS)作为反馈信号输入，直接数字频率合成器(DDS)根据FPGA输入的分频比对反馈信号分频，构成锁相环路。一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号。优选地，VCO电路包括结型场效应管及其贴片变容二极管和电感。优选地，缓冲放大电路采用UPC2710及附属电路组成的放大器，放大到12?15dBm0本技术的有益效果体现在以下三个方面:一是DDS技术能够保证该频合电路提供高速转换的频率，满足快速跳频通信对频率步进的要求。二是锁相环技术能够保证该频合电路输出频率稳定且分辨率高，满足快速跳频通信对频率质量的要求。三是环路滤波器电路采用3阶无源环路滤波器，能够有效消除产生的寄生调制和鉴相泄漏，保证频合产生的频率质量。【附图说明】图1为本技术基于超短波电台的低杂散高速转换的频合电路的原理框图；图2为本技术基于超短波电台的低杂散高速转换的直接数字频率合成器(DDS)的电路图；图3为本技术基于超短波电台的低杂散高速转换的低通滤波电路的电路图；图4为本技术基于超短波电台的低杂散高速转换的鉴相器的电路图；图5为环路滤波器形式。【具体实施方式】下面结合附图和【具体实施方式】对本技术的技术方案作进一步详细地说明。本技术的任务是提出基于超短波电台的低杂散高速转换的频合电路。本技术的任务是这样完成的:如附图1，温补晶振电路一路输出连接至鉴相器，为鉴相器提供基准时钟信号，另一路输出连接至FPGA，为FPGA提供时钟信号；FPGA在接收频率码获得需要生成的频率的信息后，FPGA电路的一路输出串行的分频比控制信号至直接数字频率合成器(DDS)，一路输出鉴相系数信号至鉴相器，一路输出VCO控制信号至电平转换电路；直接数字频率合成(DDS)电路，根据FPGA送入的分频比控制信号将温补晶振电路输入的时钟信号进行分频输出参考时钟信号至低通滤波电路；参考时钟信号经过低通滤波后进入鉴相器；鉴相器根据FPGA送入的鉴相系数和温补晶振电路输入的基准时钟信号对参考时钟信号进行鉴频、鉴相，输出微调电压至环路滤波电路；微调电压经过环路滤波电路抑制噪声及鉴相泄露后输出至压控振荡电路(VCO);电平转换电路将FPGA送入的VCO控制信号转换为对压控振荡电路(VCO)进行分段控制的分段控制信号；分段控制信号决定压控振荡电路(VCO)的振荡频率所属频段，经过环路滤波后的微调电压微调电压共同控制压控振荡电路(VCO)的变容二极管微调频率产生需要的射频信号；射频信号经功率分配电路一路输出至直接数字频率合成器(DDS)作为反馈信号输入，直接数字频率合成器(DDS)根据FPGA输入的分频比对反馈信号分频，构成锁相环路。一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号。一路经缓冲放大电路，作为功放收发本振信号。图2中的直接数字频率合成(DDS)芯片Dl在FPGA的控制下，根据反馈的射频信号对温补晶振电路输入的时钟信号进行分频输出参考时钟信号至低通滤波电路。图3中的低通滤波电路将输入的参考时钟信号滤波后输入给鉴相器。图4中的鉴相器芯片N7根据FPGA送入的鉴相系数和温补晶振电路输入的基准时钟信号对经低通滤波电路输入的参考时钟信号进行鉴频、鉴相，输出微调电压。图5中的环路滤波电路将鉴相器输出的微调电压抑制噪声及鉴相泄露后控制压控振荡电路(VCO)的变容二极管微调频率。以上所述，仅为本技术较佳的【具体实施方式】，本技术的保护范围不限于此，任何熟悉本
的技术人员在本技术披露的技术范围内，可显而易见地得到的技术方案的简单变化或等效替换均落入本技术的保护范围内。【主权项】1.一种基于超短波电台的低杂散高速转换的频合电路，其特征在于，包含以下组成部分:直接数字频率合成器、低通滤波电路、鉴相器、环路滤波电路、压控振荡电路、温补晶振电路、FPGA、电平转换电路、缓冲放大电路，温补晶振电路一路输出连接至鉴相器作为基准时钟信号，另一路输出连接至FPGA作为时钟信号输入；频率码输入至FPGA，FPGA的一路输出连接至直接数字频率合成器作为分频比控制信号输入，一路输出连接至鉴相器作为鉴相系数输入，一路输出连接至电平转换电路作为VCO控制信号输入；直接数字频率合成器输出连接至低通滤波电路，经低通滤波电路输出至鉴相器作为参考时钟输入；鉴相器输出连接至环路滤波电路；环路滤波电路输出连接至压控振荡电路控制压控振荡电路的变容二极管微调频率；电平转换电路输出连接至压控振荡电路作为VCO分段控制信号输入；压控振荡电路输出连接至功率分配电路作为射频信号输入；功率分配电路一路输出至直接数字频率合成器作为反馈信号输入，直接数字频率合成器根据FPGA输入的分频比对反馈信号分频，构成锁相环路，一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号，一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号。2.根据权利要求1所述的基于超短波电台的低杂散高速转换的频合电路，其特征在于:VC0电路包括结型场效应管及其贴片变容二极管和电感。3.根据权利要求1所述的基于超短波电台的低杂散高速转换的频合电路，其特征在于:缓冲放大电路采用UPC2710及附属电路组成的放大器。【专利摘要】本技术公开了一种基于超短波电台的低杂散高速转换的频合电路，包含以下组成部分：直接数字频率合成器、低通滤波电路、鉴相器、环路本文档来自技高网...

【技术保护点】
一种基于超短波电台的低杂散高速转换的频合电路，其特征在于，包含以下组成部分：直接数字频率合成器、低通滤波电路、鉴相器、环路滤波电路、压控振荡电路、温补晶振电路、FPGA、电平转换电路、缓冲放大电路，温补晶振电路一路输出连接至鉴相器作为基准时钟信号，另一路输出连接至FPGA作为时钟信号输入；频率码输入至FPGA，FPGA的一路输出连接至直接数字频率合成器作为分频比控制信号输入，一路输出连接至鉴相器作为鉴相系数输入，一路输出连接至电平转换电路作为VCO控制信号输入；直接数字频率合成器输出连接至低通滤波电路，经低通滤波电路输出至鉴相器作为参考时钟输入；鉴相器输出连接至环路滤波电路；环路滤波电路输出连接至压控振荡电路控制压控振荡电路的变容二极管微调频率；电平转换电路输出连接至压控振荡电路作为VCO分段控制信号输入；压控振荡电路输出连接至功率分配电路作为射频信号输入；功率分配电路一路输出至直接数字频率合成器作为反馈信号输入，直接数字频率合成器根据FPGA输入的分频比对反馈信号分频，构成锁相环路，一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号，一路输出至缓冲放大电路，经缓冲放大电路缓冲放大后输出作为功放收发本振信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王渊，贾新成，张俊安，程小琰，李哲，
申请(专利权)人：中兵宇丰通信科技北京有限公司，中国北方工业公司，
类型：新型
国别省市：北京;11