存储器阵列及其操作方法技术

本发明专利技术的存储器阵列中，包括阵列分布的多个存储单元、若干条漏极选择线、源极选择线、字线选通信号线、第一控制栅线和第二控制栅线，第一控制栅线与该行上的每个存储单元的漏极控制栅相连，第二控制栅线与该行上的每个存储单元的源极控制栅相连，通过漏信号、源信号、字线选通信号、第一控制栅信号以及第二控制控制栅信号分别对每个存储单元进行操作。本发明专利技术中，采用栅诱导漏极泄漏电流技术可以降低编程时的功耗，并且防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确性，提高读取操作的准确性。

【技术实现步骤摘要】

本专利技术涉及存储器
，尤其涉及一种。
技术介绍
在半导体存储装置中，闪存（Flashmemory)是一种非易失性存储器，且属于可擦 除可编程只读存储器（ErasableProgrammableRead-OnlyMemory，EPROM)。闪存可针对 整个存储器区块进行擦除，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种 消费性电子产品中，例如：数码相机、数码摄影机、移动电话或笔记本电脑等。一般而言，闪 存分分栅结构或堆叠栅结构或两种结构的组合。分栅式存储器由于其特殊的结构，相比堆 叠栅存储器在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高 的编程效率，字线的结构可以避免"过擦除"等优点，应用尤为广泛。然而，现有技术中的分 栅式存储器中存在功耗大、电流之间耦合导致操作错误等现象。
技术实现思路
本专利技术的目的在于，提供一种，可以降低编程时的功耗， 提高各漏极电流的准确性，并提高读取操作的准确性。 为解决上述技术问题，本专利技术提供一种存储器阵列，包括： 在衬底上按行方向和列方向进行阵列分布的多个存储单元，所述衬底中包括N 阱，每个所述存储单元包括位于所述N阱中的漏极和源极、由下至上依次位于所述衬底上 的漏极浮栅和漏极控制栅、由下至上依次位于所述衬底上的源极浮栅和源极控制栅、以及 位于所述N阱上且位于所述漏极浮栅和源极浮栅之间的选择栅，其中，部分所述漏极浮栅 位于所述漏极上，部分所述源极浮栅位于所述源极上，所述N阱的底部接通到一阱端； 按列方向交替设置的漏极选择线和源极选择线，每个所述漏极选择线和源极选择 线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选 择线分别接通到一漏信号和一源信号； 按行方向设置的字线选通信号线，每个所述字线选通信号线将行方向的每个所述 存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号； 按行方向设置的第一控制栅线，每个所述第一控制栅线将行方向的每个所述存储 单元的漏极控制栅连接，其中，所述第一控制栅线接通到一第一控制栅信号； 按行方向设置的第二控制栅线，每个所述第二控制栅线将行方向的每个所述存储 单元的源极控制栅连接，其中，所述第二控制栅线接通到一第二控制栅信号。 可选的，每个存储单元还包括金属孔，每个所述存储单元连接的漏极选择线通过 一个金属孔与漏极连接，每个所述存储单元连接的源极选择线通过一个金属孔与源极连 接，列方向相邻的两个所述存储单元的源极选择线或漏极选择线通过同一个金属孔连接。 相应的，本专利技术还提供一种上述存储器阵列的操作方法，包括： 对行和列同时选中的存储单元进行编程操作时，漏信号的电压为-5V~-9V，源信 号的电压为0V，第一控制栅信号的电压为-6V~-10V，第二控制栅信号的电压为0V，字线选 通信号以及阱端的电压为0V; 对行选中的存储单元进行擦除操作时，漏信号、源信号以及阱端的电压为0V，第一 控制栅信号和第二控制栅信号的电压为-5V~-9V，字线选通信号的电压为6V~10V: 对行和列同时选中的存储单元进行读取操作时，漏信号的电压为Vcc-lV，源信号 的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为VCC-3V，字线选通 信号为Vcc-3. 5V，阱端的电压为Vcc，其中，Vcc为基准电压。 可选的，对行未选中的存储单元不进行读取操作时，漏信号的电压为VCC-1.2V，源 信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通 信号为Vcc，讲端的电压为Vcc〇 可选的，对列未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，第一控 制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3. 5V，阱端 的电压为Vcc〇 可选的，对行和列均未选中的存储单元不进行读取操作时，漏信号的电压为Vcc， 源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选 通信号为Vcc，讲端的电压为Vcc〇 可选的，所述基准电压Vcc的电压范围为1V-5V。 可选的，对行未选中的存储单元不进行编程操作时，漏信号的电压为-5V~-9V， 源信号的电压为0V，第一控制栅信号的电压为0,第二控制栅信号的电压为0V，字线选通信 号以及阱端的电压为0V。 可选的，对列未选中的存储单元不进行编程操作时，漏信号的电压为0V，源信号的 电压为0V，第一控制栅信号的电压为-6V~-10V，第二控制栅信号的电压为0V，字线选通信 号以及阱端的电压为0V。 可选的，对行和列均未选中的存储单元不进行编程操作时，漏信号的电压为0V，源 信号的电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信 号以及阱端的电压为0V。 可选的，对行未选中的存储单元不进行擦除操作时，漏信号的电压为0V，源信号的 电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信号以及 阱端的电压为0V。 本专利技术提供的中，以实现在较低的各信号的控制下不断 反复进行编程和擦除动作时，降低编程操作的功耗，并解决各存储阵列中的各漏极选通线 之间以及各源极选通线之间的耦合现象，提高漏极以及源极电流的准确性，提高读取操作 的准确性。【附图说明】 图1为本专利技术一实施例中存储单元的结构剖面示意图； 图2为本专利技术一实施例中存储器阵列的结构示意图。【具体实施方式】 下面将结合示意图对本专利技术的进行更详细的描述，其中 表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍 然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本专利技术的限制。 本专利技术的核心思想在于，闪存阵列中包括若干条第一控制栅线和第二控制栅线， 第一控制栅线与该行上的每个存储单元的漏极控制栅相连，第二控制栅线与该行上的每个 存储单元的源极控制栅相连，通过漏信号、源信号、字线选通信号、第一控制栅信号以及第 二控制控制栅信号分别对每个存储单元进行操作。本专利技术中，可以降低编程时的功耗，并 且防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确 性，提高读取操作的准确性。 下文结合图1-图2对本专利技术的进行具体说明。 参考图1所示，本专利技术中的存储器阵列的结构包括：在衬底P-Sub上按行方向（X方向）和列方向（Y方向）进行阵列分布的多个存储 单元10。较佳的，所述衬底为P型半导体衬底，每个所述存储单元10的结构参考图2所示， 所述存储单元10包括：半导体衬底P-Sub的表面形成N阱N-Well，N阱N-Well中形成漏极 D、源极S。在衬底P-Sub上由下至上依次形成有漏极浮栅FG_R和漏极控制栅CG_R，漏极浮 栅FG_R和漏极控制栅CG_R位于衬底P-Sub上靠近漏极D的上方；在衬底P-Sub上由下至 上依次形成有源极浮栅FG_L和源极控制栅CG_L，源极浮栅FG_L和源极控制栅CG_L位于 衬底P-Sub上靠近源极S的上方；在N阱N-Well上、且位于漏极浮栅FG_R和源极浮栅FG_ L之间的选择栅SG，其中，N阱N-Well的底本文档来自技高网...

【技术保护点】
一种存储器阵列，其特征在于，包括：在衬底上按行方向和列方向进行阵列分布的多个存储单元，所述衬底中包括N阱，每个所述存储单元包括位于所述N阱中的漏极和源极、由下至上依次位于所述衬底上的漏极浮栅和漏极控制栅、由下至上依次位于所述衬底上的源极浮栅和源极控制栅、以及位于所述N阱上且位于所述漏极浮栅和源极浮栅之间的选择栅，其中，部分所述漏极浮栅位于所述漏极上，部分所述源极浮栅位于所述源极上，所述N阱的底部接通到一阱端；按列方向交替设置的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；按行方向设置的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；按行方向设置的第一控制栅线，每个所述第一控制栅线将行方向的每个所述存储单元的漏极控制栅连接，其中，所述第一控制栅线接通到一第一控制栅信号；按行方向设置的第二控制栅线，每个所述第二控制栅线将行方向的每个所述存储单元的源极控制栅连接，其中，所述第二控制栅线接通到一第二控制栅信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31