一种制作半导体器件的方法技术

本发明专利技术涉及一种制作半导体器件的方法，本发明专利技术提出了一种新的去除Core区域和IO区域中虚拟栅极材料层的方法，采用沉积牺牲层覆盖IO器件区域来去除Core区域中的虚拟栅极材料层和虚拟栅极氧化层，以避免对半导体器件产生损伤的问题和避免光刻胶残留的问题，最终提高了半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体器件工艺，具体地，本专利技术涉及。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(M0S)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT),例如缩小至约1.lnm。在后高K (high-k last, HK last process)技术中，为了到达较小的EOT的厚度,采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermal gate oxide)。在目前的“后高K/后金属栅极(high-K&gate last) ”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨(CMP)去除多余的功函数层和金属电极层，以形成金属栅极。如图1A-1D所示，为现有技术中使用“后栅极(high-K&gate last) ”的方法制作的半导体器件结构的横截面示意图，如图1A所示,半导体衬底100包括Core area(核心区域)和10 area (输入输出区域)，在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B,虚拟栅极材料层103A、103B以及位于栅极介电层和虚拟栅极材料层两侧的侧墙，在半导体衬底上形成接触孔刻蚀停止层104和层间介电层105，执行化学机械研磨(CMP)去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。如图1B所示，去除虚拟栅极101A、101B中的虚拟栅极材料层103A、103B以露出栅极介电层102A、102B以及侧墙，形成沟槽106A、106B。如图1C所示，在半导体衬底100上形成牺牲层107，牺牲层107填充沟槽106A、106B且覆盖侧墙、接触孔刻蚀停止层104和层间介电层105。在牺牲层107上形成图案化的光刻胶层108，图案化的光刻胶层108覆盖10区域露出Core区域。如图1D所示，接着采用干法刻蚀去除Core区域中的牺牲层和栅极介电层102A。现有技术中使用“后栅极(high-K&gate last) ”工艺形成金属栅极的方法中，采用干法刻蚀去除core区域中的底部抗反射涂层的过程中将损伤半导体器件并且降低Core区域中器件的性能。因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极结构和第二虚拟栅极结构，其中所述第一虚拟栅极结构包括第一虚拟栅极材料层和第一栅极氧化层，所述第二虚拟栅极结构包括第二虚拟栅极材料层和第二栅极氧化层；去除所述第一虚拟栅极结构中部分的所述第一虚拟栅极材料层和所述第二虚拟栅极结构中部分的所述第二虚拟栅极材料层；在所述半导体衬底上形成牺牲层；去除所述第一区域中的所述牺牲层；去除所述第一区域中的剩余的所述第一虚拟栅极材料层和第一栅极氧化层，以形成第一沟槽；在所述第一沟槽的底部形成界面层；去除所述第二区域中的所述牺牲层和剩余的所述第二虚拟栅极材料层，以露出所述第二栅极氧化层。优选地，所述牺牲层的材料为DUO或者非晶碳，虚拟栅极材料层的材料为非晶硅、多晶硅或者掺杂的硅。优选地，采用干法刻蚀去除所述第一区域中的所述牺牲层。优选地，所述第一区域为核心区域，所述第二区域为输入输出区域。优选地，所述第一栅极氧化层的厚度小于所述第二栅极氧化层的厚度，所述第一栅极氧化层的厚度为5埃至30埃，所述第二栅极氧化层的厚度为20埃至100埃。优选地，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。优选地，仅采用湿法刻蚀或反应腔室内没有等离子体的干法刻蚀去除所述第一区域中的剩余的所述第一虚拟栅极材料层和所述第一栅极氧化层。优选地，仅采用湿法刻蚀或反应腔室内没有等离子体的干法刻蚀去除所述第二区域中的牺牲层和剩余的所述第二虚拟栅极材料层。综上所述，在本专利技术提出了一种新的去除Core区域和1区域中虚拟栅极材料层的方法，采用沉积牺牲层覆盖1器件区域来去除Core区域中的虚拟栅极材料层和虚拟栅极氧化层，以避免对半导体器件产生损伤的问题和避免光刻胶残留的问题，最终提高了半导体器件的性能。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1D为现有技术中使用“后栅极(high-K&gate last) ”的方法制作的半导体器件结构的横截面示意图；图2A-2H为根据本专利技术一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；图3为根据本专利技术一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极结构和第二虚拟栅极结构，其中所述第一虚拟栅极结构包括第一虚拟栅极材料层和第一栅极氧化层，所述第二虚拟栅极结构包括第二虚拟栅极材料层和第二栅极氧化层；去除所述第一虚拟栅极结构中部分的所述第一虚拟栅极材料层和所述第二虚拟栅极结构中部分的所述第二虚拟栅极材料层；在所述半导体衬底上形成牺牲层；去除所述第一区域中的所述牺牲层；去除所述第一区域中的剩余的所述第一虚拟栅极材料层和第一栅极氧化层，以形成第一沟槽；在所述第一沟槽的底部形成界面层；去除所述第二区域中的所述牺牲层和剩余的所述第二虚拟栅极材料层，以露出所述第二栅极氧化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵杰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31