本发明专利技术公开了一种半导体装置，包含一基板、一第一阱区(well)及一第二阱区，形成在基板之中。第一阱区具有一第一导电类型(conductivity type)。第二阱区具有不同于第一导电类型的一第二导电类型。半导体装置包含具有第一导电类型的一第一重掺杂区(heavily-doped region)，及具有第一导电类型的一第二重掺杂区。第一重掺杂区的一部分形成在第一阱区之中。第二重掺杂区形成在第二阱区之中。此装置更包含一绝缘层，绝缘层形成在第一重掺杂区与第二重掺杂区之间的基板的一通道区的上方。此装置更包含一栅极电极，形成在绝缘层的上方。此装置更包含一端点，用以耦接至欲保护的一外部电路。此装置更包含一切换电路，耦接在端点与第一重掺杂区之间，以及在端点与栅极电极之间。
【技术实现步骤摘要】
本专利技术是有关于一种半导体装置，且特别是有关于用于静电放电(electrostaticdischarge, ESD)保护的一种包含娃控整流器(silicon-controlled rectifier, SCR)结构的半导体装置。
技术介绍
静电放电(ESD)是在日常生活中时常发生的一种自然现象。静电放电会在短时间内产生大电流。当静电放电产生的大电流在短时间内通过一集成电路时，可能会造成高于此集成电路所能承受的功率消耗，导致此集成电路的物理损坏并且可能造成电路失效。事实上，静电放电已经成为导致集成电路在工艺上及使用上失效的一个主要因素。—种减低或避免静电放电导致的损坏的方法是使用一个静电放电保护装置或电路来保护集成电路。由于娃控整流器(SCR)具有高电流耐受力(current capability)及小布局面积，是适合用于静电放电保护的其中一种装置。然而，传统的SCR有几个缺点，例如，高触发电压(trigger voltage, Vta,高于SCR导通的电压)、低保持电压(holding voltage,Vh，低于SCR关闭的电压)及慢的导通速度(turn-on speed)。
技术实现思路
根据本
技术实现思路
，提供一种半导体装置，包含一基板、一第一阱区(well)及一第二讲区，形成在基板之中。第一讲区具有一第一导电类型(conductivity type),而第二讲区具有不同于第一导电类型的一第二导电类型。此半导体装置更包含具有第一导电类型的一第一重掺杂区(heavily-doped reg1n),及具有第一导电类型的一第二重掺杂区。第一重掺杂区的一部分形成在第一阱区之中。第二重掺杂区形成在第二阱区之中。此装置更包含一绝缘层，绝缘层形成在第一重掺杂区与第二重掺杂区之间的基板的一通道区的上方。此装置更包含一栅极电极，形成在绝缘层的上方。栅极电极、绝缘层、通道区、第一重掺杂区及第二重掺杂区形成一嵌入式场效晶体管(embedded field-effect transistor)。此装置更包含一端点，用以耦接至欲保护的一外部电路。此装置更包含一切换电路，耦接在端点与第一重掺杂区之间，以及在端点与栅极电极之间。本专利技术的特征及优点会在以下的说明中部分地说明，而部分地从描述中为显而易见的，或者可由实践本专利技术而得知。可通过所附的权利要求的明确指出的元件及组合而了解并获得这些特征和优点。但是应当理解的是，上述的概括描述及以下的详细描述都只是示范的和解释的，并不用来限制本专利技术。包含在说明书并构成说明书的一部分的所附的图式，说明了本专利技术的多个实施例专利技术，并配合描述用于解释本专利技术的原理。【附图说明】图1A及图1B绘示一实施例的半导体装置。图1C及图1D绘示图1A及图1B的半导体装置的修改版。图2绘示一实施例的半导体装置分别在正常操作期间及当静电放电发生时之电流-电压曲线。图3绘示一实施例的半导体装置的栅极耦合硅控整流器的布局的平面图。图4绘示另一实施例的半导体装置的栅极耦合硅控整流器的布局的平面图。图5A及图5B绘示一实施例的半导体装置。图6A及图6B绘示一实施例的半导体装置。图6C及图6D绘示图6A及图6B的半导体装置的修改版。图7A及图7B绘示一实施例的半导体装置。【符号说明】100、100a、500、600、600a、700:半导体装置102、102a、302、402、502、602、602a、702:栅极耦合硅控整流器104、604:切换电路106:端点108:电路接地110:基板112:N 阱区114:P 阱区116:界面118、124、126、326、426、526:重掺杂 N 型区120、122、726:重掺杂 P 型区126-1、126-2、126-3、526-1、526-2、526-3、626-1、626-2、626-3、726-1、726-2、726-3:子区127-1、127-2、127-3、127-4 及 127-5:绝缘隔离层128、128a:绝缘层130、130a:栅极电极132,132a,532:嵌入式η通道场效晶体管134:通道区135、137、635、637、639:连接136:ρ通道场效晶体管136-1,636-1:源极电极136-2,636-2:漏极电极136-3、636-3:栅极电极138:电容140:电阻428:耦合区632,632a,732:嵌入式p通道场效晶体管636:n通道场效晶体管【具体实施方式】本专利技术的实施例包含用于静电放电(ESD)保护的一种包含硅控整流器(SCR)结构的半导体装置。下文配合所附图式详细说明本专利技术的实施例。在可能的情况下，同样的参考符号会在图式中使用作为相同或相似的部件。硅控整流器(SCR)是一种可用于静电放电保护的装置。在本文中，硅控整流器包含邻近彼此形成的N阱区及P阱区。重掺杂P型(P+)区及重掺杂N型(N+)区分别形成在N阱区及P阱区之中。因此，硅控整流器的基本结构包含PNPN结构，其中P+区、N阱区及P阱区形成一 PNP晶体管，而N阱区、P阱区及N+区形成一 NPN晶体管。在操作中，硅控整流器通常与欲保护的外部电路并联。为了符合硅控整流器连接到欲保护的外部电路的一种典型设置，硅控整流器的阳极连接至外部电路可能发生静电放电的一个地方。硅控整流器的阴极连接至电路接地，电路接地也是外部电路的接地。当没有静电放电时，硅控整流器为一高阻抗状态，以使硅控整流器不会干扰外部电路的操作。当发生静电放电时，静电放电会在硅控整流器的阳极产生过多的电荷，会增加施加到硅控整流器的阳极的电压。当施加到硅控整流器的电压变成高于硅控整流器的触发电压Vta时，会在N讲区和P讲区形成的N-P接面发生累增崩溃(avalanche breakdown)。崩溃产生的电流会导通PNP晶体管或NPN晶体管其中之一。PNP晶体管和NPN晶体管都会趋于饱和。因此，硅控整流器进入低电阻状态，也就是被导通，并且开始传导静电放电所产生的过多电荷的主要部分。所以，欲保护的外部电路只会承受一小部分的静电放电，而可避免发生损坏。在硅控整流器进入低电阻状态且静电放电的电荷被硅控整流器传导之后，施加到硅控整流器的电压减少。当施加到硅控整流器的电压变成小于保持电压Vh之后，硅控整流器就会关掉。图1A绘示本专利技术的一实施例的半导体装置100的剖视图。半导体装置100包含一栅极耦合硅控整流器102及一切换电路104。图1A绘示栅极当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种半导体装置，包含：一基板；一第一阱区，形成在该基板之中，该第一阱区具有一第一导电类型；一第二阱区，形成在该基板之中，该第二阱区具有不同于该第一导电类型的一第二导电类型；一第一重掺杂区，具有该第一导电类型，该第一重掺杂区的一部分形成在该第一阱区之中；一第二重掺杂区，具有该第一导电类型，且形成在该第二阱区之中；一绝缘层，形成在该第一重掺杂区与该第二重掺杂区之间的该基板的一通道区的上方；一栅极电极，形成在该绝缘层的上方，该栅极电极、该绝缘层、该通道区、该第一重掺杂区及该第二重掺杂区形成一嵌入式场效晶体管；一端点，用以耦接至欲保护的一外部电路；以及一切换电路，耦接在该端底与该第一重掺杂区之间，以及在该端点与该栅极电极之间。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：王世钰，张耀文，卢道政，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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