本发明专利技术公开了一种静电放电保护装置，包括PNP晶体管、保护电路与调整电路。PNP晶体管的射极电性连接至焊垫，且PNP晶体管的集极电性连接至接地端。保护电路电性连接在PNP晶体管的基极与接地端之间，并提供一放电路径。当焊垫出现静电讯号时，静电讯号透过放电路径与PNP晶体管导通至接地端。调整电路电性连接在PNP晶体管的射极与基极之间。当电源电压被供应至焊垫时，调整电路依据电源电压提供控制电压至PNP晶体管的基极，以防止PNP晶体管的射极与基极为顺向偏压。
【技术实现步骤摘要】
本专利技术是有关于一种静电放电保护装置，且特别是有关于一种可避免闩锁效应的静电放电保护装置。
技术介绍
静电放电(electrostatic discharge,ESD)往往是造成集成电路发生静电过度应力(electrostatic overstress)或是永久性损毁的主要原因，因此集成电路中都会加入静电放电保护装置的设计，以藉此防止静电放电的损害。然而，现有的静电放电保护装置往往会引发闩锁(latch-up)效应，进而导致内部电路受到静电放电保护装置的影响。因此，如何设计出可避免闩锁效应的静电放电保护装置，已是目前各家厂商所面临的一大挑战。
技术实现思路
本专利技术提供一种静电放电保护装置，利用调整电路提供控制电压至PNP晶体管的基极，以避免内部电路在正常操作时的闩锁效应。本专利技术的静电放电保护装置，包括PNP晶体管、保护电路与调整电路。PNP晶体管的射极电性连接至焊垫，且PNP晶体管的集极电性连接至接地端。保护电路电性连接在PNP晶体管的基极与接地端之间，并提供一放电路径。其中，当焊垫出现静电讯号时，静电讯号透过放电路径与PNP晶体管导通至接地端。调整电路电性连接在PNP晶体管的射极与基极之间。其中，当电源电压被供应至焊垫时，调整电路依据电源电压提供控制电压至PNP晶体管的基极，以防止PNP晶体管的射极与基极是顺向偏压。基于上述，本专利技术的静电放电保护装置在PNP晶体管的射极与基极之间设置调整电路，并透过调整电路提供一控制电压至PNP晶体管的基极。藉此，当内部电路在正常操作时，将可防止PNP晶体管的射极与基极的顺向偏压，进而避免闩锁效应的发生。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。【附图说明】图1为依据本专利技术一实施例的静电放电保护装置的示意图。图2为依据本专利技术一实施例的静电放电保护装置的布局剖面图。图3为依据本专利技术另一实施例的静电放电保护装置的示意图。图4为依据本专利技术又一实施例的静电放电保护装置的示意图。【符号说明】100、300:静电放电保护装置110:PNP 晶体管120、320:保护电路130、330:调整电路121、122、355 ?357:NM0S 晶体管131、160:电阻140:NPN 晶体管150: 二极管101:焊垫102:内部电路VDD:电源电压GND:接地电压201:保护环202:稳压电容203:闩锁路径210:P 型基底221 ?224:N 型阱区231?238:N+型掺杂区241?料3:P+型掺杂区251?253:栅极结构340:开关350:控制单元321、322、341、353、354、410:PM0S 晶体管351:齐纳二极管352:电阻V10:隔离电压【具体实施方式】图1为依据本专利技术一实施例的静电放电保护装置的示意图。参照图1，静电放电保护装置100包括PNP晶体管110、保护电路120与调整电路130。其中，PNP晶体管110的射极电性连接焊垫101，且PNP晶体管110的集极电性连接至接地端。保护电路120电性连接在PNP晶体管110的基极与接地端之间。调整电路130电性连接在PNP晶体管110的射极与基极之间。更进一步来看，保护电路120包括NMOS晶体管121与NMOS晶体管122。其中，NMOS晶体管121的漏极电性连接PNP晶体管110的基极，且NMOS晶体管121的栅极接收电源电压VDD。此外，NMOS晶体管122的漏极电性连接NMOS晶体管121的源极，NMOS晶体管122的栅极接收一接地电压GND，且NMOS晶体管122的源极电性连接至接地端。就布局结构来说，两串接的NMOS晶体管121与122具有寄生的横向NPN晶体管，因此保护电路120可以提供一放电路径。再者，调整电路130包括电阻131。其中，电阻131的第一端电性连接PNP晶体管110的射极，且电阻131的第二端电性连接PNP晶体管110的基极。在实际应用上，静电放电保护装置100可在不影响内部电路102正常操作的前提下，避免来自焊垫101的静电讯号对内部电路102造成损害。举例来说，当静电放电事件发生时，来自焊垫101的静电讯号将会促使PNP晶体管110的射极与基极为顺向偏压，亦即PNP晶体管110的射-基极结将偏压在顺向偏压下。藉此，一部份的静电讯号将可透过PNP晶体管110导通至接地端，且另一部份的静电讯号将可透过保护电路120所提供的放电路径导通至接地端。换言之，当焊垫101出现静电讯号时，静电讯号可透过放电路径与PNP晶体管110导通至接地端。另一方面，当电源电压VDD被供应至焊垫101时，内部电路102将正常操作。此外，保护电路120中的NMOS晶体管121将接收到电源电压VDD，且NMOS晶体管122将接收到接地电压GND。藉此，将可避免来自焊垫101的讯号透过保护电路120导通至接地端，进而抑制漏电流的产生。再者，调整电路130会依据电源电压VDD提供一控制电压至PNP晶体管110的基极，以防止PNP晶体管130的射极与基极为顺向偏压。如此一来，将可避免由静电放电保护装置100所引发的闩锁效应。换言之，当内部电路102正常操作时，静电放电保护装置100除了可以抑制漏电流的产生，还可避免闩锁效应的发生，进而确保内部电路102不会受到静电放电保护装置100的影响。举例来说，图2为依据本专利技术一实施例的静电放电保护装置的布局剖面图。如图2所示，P+型掺杂区241、N型阱区221与P型基底210分别用以形成PNP晶体管110的射极、基极与集极。此外，PNP晶体管110的基极(亦即，N型阱区221)透过N+型掺杂区234电性连接至电阻131。栅极结构252、N+型掺杂区233与N+型掺杂区232分别用以形成NMOS晶体管121的栅极、漏极与源极。此外，栅极结构251、N+型掺杂区232与N+型掺杂区231分别用以形成NMOS晶体管122的栅极、漏极与源极。就布局结构来看，PNP晶体管110可与内部电路102中具有N型阱区的电子元件形成一寄生的娃控整流器(silicon controlled rectifier, SCR)。举例来说,如图2所示，一般的内部电路102大多设有保护环(guard ring) 201与稳压电容202，以防止噪声的干扰并用以稳定电源电压VDD。其中，保护环201是由P+型掺杂区242与243、N+型掺杂区235与236、N型阱区222与223以及P型基底210所构成。稳压电容202是由栅极结构253、N+型掺杂区237与238以及N型阱区224所构成。值得注意的是，P+型掺杂区241、N型阱区221、P型基底210与N型阱区224可形成一 PNPN半导体结构。亦即，稳压电容202中的N型阱区224与PNP晶体管110可形成一寄生硅控整流器。其中，硅控整流器可等效成由PNP晶体管与NPN晶体管组合而成的电路结构。因此，为了说明方便起见，图1更以NP晶体管130与NPN晶体管140来表示所述的寄生硅控整流器的电路结构。请同时参照图1与图2来看。所述寄生硅控整流器的阳极相当于PNP晶体管110的射极，且PNP晶体管110的射极(亦即，P+型掺杂区241)是配置在N型阱区221内。此夕卜，所述寄生硅控整流器的本文档来自技高网...
【技术保护点】
一种静电放电保护装置，包括：一PNP晶体管，该PNP晶体管的射极电性连接一焊垫，该PNP晶体管的集极电性连接至一接地端；一保护电路，电性连接在该PNP晶体管的基极与该接地端之间，并提供一放电路径，其中当该焊垫出现一静电讯号时，该静电讯号透过该放电路径与该PNP晶体管导通至该接地端；以及一调整电路，电性连接在该PNP晶体管的射极与基极之间，其中当一电源电压被供应至该焊垫时，该调整电路依据该电源电压提供一控制电压至该PNP晶体管的基极，以防止该PNP晶体管的射极与基极为顺向偏压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：王世钰，卢道政，张耀文，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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