本发明专利技术提供一种抑制寄生晶体管开启的VDMOS结构及其制造方法，该VDMOS结构包括：衬底；覆盖衬底的外延层；位于外延层内的源掺杂区；位于外延层内并环绕源掺杂区的阱区；覆盖在沟道区表面和阱区之间的栅介质层；覆盖栅介质层的多晶硅栅极；位于多晶硅栅极上方并在边缘处与栅介质层相连的绝缘介质层；位于衬底下方的金属漏极；以及位于外延层表面的金属源电极，其中，金属源电极穿透源掺杂区，以使源掺杂区的长度减小。本发明专利技术的VDMOS结构可以有效地抑制寄生晶体管的开启，具有较高的可靠性。
【技术实现步骤摘要】
本专利技术涉及半导体领域，尤其涉及一种抑制寄生晶体管开启的VDM0S结构及其制 造方法。
技术介绍
在功率半导体领域，W双扩散工艺形成的纵向金属-氧化层-半导体-场效应晶 体管（M0S阳T)称为垂直双扩散绝缘栅场效应晶体管（VDM0S阳T，简称VDM0S)。VDM0S具有 开关速度快、输入阻抗高、跨导线性高、负温度系数等特点，因而在开关电源、DC-DC变换、逆 变器、快速开关变换等领域中受到了广泛的应用。但在上述应用中，当漏极电压变化率较高 时，VDM0S中的寄生晶体管将会被开启，从而降低其开关特性和安全工作区。例如，传统的 VDM0S，WN型金属氧化物半导体（NM0S)为例，如图1所示，当较大电流通过P型体区102 时，其基区电阻咕使寄生NPN晶体管的基极与发射极间电压大于PN结正向导通压降，寄生 晶体管被开启。 对于VDM0S内部结构而言，引起寄生双极结型晶体管（BJT)开启的原因为横向电 流流经体区，其主要有两种机制。第一种机制是发生雪崩击穿，在电力电子电路中，不可避 免会有电流变化率较大的情况，此时会出现瞬时过流压降。该电压远远大于VDM0S的击穿 电压，引起瞬时横向电流流经体区，引起寄生效应的发生。第二种机制为高dvMt值，当漏 端与源端电压改变时，源衬底P区与外延层平面部分的电容Cw将会引起电流流经寄生BJT dv r邸 的基区，由下面公式可知= ￥7^如果通过基区电阻咕电压大于该二极管开启电 UL "技以挪） 压，基极-发射极电压正偏，寄生BJT开启。 在寄生BJT开启的情况下，VDM0S的击穿电压取决于寄生BJT基极开路的击穿电 压，此时近乎失去电压阻断能力，在高电压下电流将会在局部集中，亦聚集在某个单元胞， 发生严重烧毁。因此，如何抑制VDM0S器件的寄生特性受到了国内外专家的广泛关注。 为了克服上述问题，一种抑制寄生BJT晶体管开启效应的技术为通过源金属化层 P型体区102与化源区103的短接。该种方法就是将寄生BJT的基极与发射极连接，降低 基区相对发射极的压降，抑制BJT的开启。但是由于P型体区距离表面金属层具有一定的 距离，会存在一定的电阻值，因此当流过P型体区的电流足够大时，寄生BJT晶体管还是会 开启。 另一种抑制寄生BJT晶体管开启效应的技术为增加P型阱区102的惨杂浓度。该 种方法相当于降低寄生BJT晶体管的基区电阻，提高寄生BJT晶体管开启的条件。但是P 型阱区经扩散形成，增加其惨杂浓度将同时引起横向扩散的增加，因此，该技术改变基区电 阻的效果不佳，同时也不利于电容的降低和芯片面积的减小。
技术实现思路
本专利技术旨在解决上面描述的问题。本专利技术的一个目的是提供一种解决W上任何一 个问题的VDMOS结构及其制造方法。具体地，本专利技术提供能够通过减小基区电阻来抑制寄 生晶体管开启的VDM0S结构及其制造方法。 根据本专利技术的第一方面，本专利技术提供了一种抑制寄生晶体管开启的VDM0S结构， 所述VDM0S结构包括；衬底；覆盖所述衬底的外延层；位于所述外延层内的源惨杂区；位于 所述外延层内并环绕所述源惨杂区的阱区；覆盖在沟道区表面和所述阱区之间的栅介质 层；覆盖所述栅介质层的多晶娃栅极；位于所述多晶娃栅极上方并在边缘处与所述栅介质 层相连的绝缘介质层；位于所述衬底下方的金属漏极；W及位于所述外延层表面的金属源 电极，其中，所述金属源电极穿透所述源惨杂区，W使所述源惨杂区的长度减小。 其中，所述金属源电极还进入所述阱区。 其中，所述金属源电极延伸到所述阱区的底部。 其中，所述金属源电极通过欧姆接触的方式与所述源惨杂区和所述阱区相接触。 [001引其中，所述金属源电极通过刻蚀工艺实现为深度为3ym~4. 5ym，宽度为3ym~ 4. 5um。 其中，所述VDMOS结构还包括位于所述阱区下方的电场屏蔽层。 其中，所述电场屏蔽层的惨杂浓度为1〇18~l〇i9cnT3。 其中，所述电场屏蔽层通过注入五族元素离子或者H族元素离子的方式形成。[001引其中，所述电场屏蔽层形成在所述VDMOS结构的深度为3ym~4. 5ym的位置处， 且厚度大于2ym。 根据本专利技术的第二方面，本专利技术还提供了一种抑制寄生晶体管开启的VDMOS结构 的制造方法，所述方法包括W下步骤；（1)在衬底上方生长外延层；（2)在所述外延层上生 长栅介质层；（3)在所述栅介质层上淀积多晶娃栅极；（4)在所述外延层内通过离子注入的 方式形成阱区；（5)在所述外延层内环绕所述阱区通过离子注入的方式形成源惨杂区；（6) 在所述栅介质层和所述多晶娃栅极上淀积绝缘介质层；（7)刻蚀金属源电极引线孔穿透所 述源惨杂区，并进一步刻蚀所述金属源电极引线孔进入所述阱区；（8)在所述外延层内且 在所述阱区下方W离子注入的方式形成电场屏蔽层；（9)通过铅层姗射形成金属源电极， 使得所述金属源电极穿透所述源惨杂区并进入所述阱区，W使所述源惨杂区的长度减小； W及（10)在所述衬底下方形成金属漏极。 本专利技术的VDMOS结构，通过使金属源电极穿透源惨杂区来减小源区长度进而减小 寄生晶体管的基区电阻，W抑制寄生晶体管开启。另外，本专利技术的VDMOS结构还可W包括位 于阱区下方的电场屏蔽层，W改变阱区内部的电场分布，减小阱区的电场强度，从而更好地 抑制寄生晶体管的开启。本专利技术还提供了该VDMOS结构的制造方法。本专利技术的VDMOS结构 及其制造方法可W有效地抑制寄生晶体管的开启，在实际应用中具有较高的可靠性。 参照附图来阅读对于示例性实施例的W下描述，本专利技术的其他特征和优点将变得 清晰。【附图说明】 并入到说明书中并且构成说明书的一部分的附图示出了本专利技术的实施例，并且与 描述一起用于解释本专利技术的原理。在该些附图中，类似的附图标记用于表示类似的要素。下 面描述中的当前第1页1 2 本文档来自技高网...
【技术保护点】
一种抑制寄生晶体管开启的VDMOS结构，其特征在于，所述VDMOS结构包括：衬底；覆盖所述衬底的外延层；位于所述外延层内的源掺杂区；位于所述外延层内并环绕所述源掺杂区的阱区；覆盖在沟道区表面和所述阱区之间的栅介质层；覆盖所述栅介质层的多晶硅栅极；位于所述多晶硅栅极上方并在边缘处与所述栅介质层相连的绝缘介质层；位于所述衬底下方的金属漏极；以及位于所述外延层表面的金属源电极，其中，所述金属源电极穿透所述源掺杂区，以使所述源掺杂区的长度减小。
【技术特征摘要】
【专利技术属性】
技术研发人员：邓海涛，王立新，王路璐，李洵，渠志光，高博，
申请(专利权)人：北京中科新微特科技开发股份有限公司，
类型：发明
国别省市：北京;11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。