用于校正偏斜的接收器电路、包括其的半导体设备及系统技术方案

一种接收器电路包括去串行化单元、采样时钟控制单元和采样时钟发生单元。去串行化单元被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号。采样时钟控制单元被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号。采样时钟发生单元响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

【技术实现步骤摘要】
【专利说明】用于校正偏斜的接收器电路、包括其的半导体设备及系统相关申请的交叉引用本申请要求2013年12月30日向韩国知识产权局提交的韩国专利申请第10-2013-0166553号的优先权，其全部内容以引用方式并入本文中。
各种实施例涉及一种半导体设备，且更具体而言，涉及一种包括主装置和从属装置的半导体系统。
技术介绍
半导体系统通常包括主装置和从属装置。主装置可通过向从属装置提供控制信号来操作从属装置。从属装置可在主装置的控制下储存从主装置接收的信息或输出所储存的信息。信息可为数据。参见图1，示出现有技术的半导体系统10的框图图示。半导体系统10包括主装置11和从属装置12。主装置11可将多个信号传输至从属装置12。主装置11可将命令信号CMD、地址信号ADD和时钟信号CLK提供至从属装置12。主装置11可传输数据DQO-DQn以储存在从属装置12中以及可自从属装置12接收数据DQO-DQn。数据DQO-DQn可经由多个数据总线来传输，所述数据总线将主装置11通信地耦接至从属装置12。从属装置12包括多个焊盘和多个接收器电路，其中每个焊盘和每个接收器电路通信地耦接至所述多个数据总线中的相关一个。从属装置12可与时钟信号CLK同步地在焊盘和接收器电路处接收经由所述多个数据总线传输的数据DQO-DQn。在许多情况下，当数据DQO-DQn基本上同时经由数据总线从主装置11传输时，从属装置12可能不是基本上同时接收所述数据。这可能是因为多种不同的情况，诸如，例如与数据总线相关的偏斜(skew)、与焊盘相关的工艺变化、或与接收器电路相关的工艺变化。【专利技术内容】在一个实施例中，一种接收器电路可包括:去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及采样时钟发生单元，被配置为响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及被配置为响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。在一个实施例中，一种用于在半导体设备中校正偏斜的方法可包括以下步骤:在去串行化单元中，接收第一组时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；响应于所述多个内部数据信号而延迟第一组时钟信号并将所述多个输入数据信号的边沿与第一组时钟信号的边沿同步；响应于边沿的同步，提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号至去串行化单元；在去串行化单元中，接收第二组时钟信号、对所述多个输入数据信号采样、以及产生所述多个内部数据信号。【附图说明】图1为现有技术的半导体系统的框图图示；图2为半导体系统的实施例的框图图示；图3为图2所示的从属装置的实施例的框图图示；图4为图3所示的接收器电路的实施例的框图图示；图5为图4所示的延迟选择单元的实施例的框图图示；图6为时序图，其说明与半导体系统的接收器电路的实施例的操作相关的时序；以及图7为包括半导体设备的实施例的系统的框图图示。【具体实施方式】以下将描述半导体设备的各种实施例。参见图2，半导体系统20可包括主装置21和从属装置22。主装置21可通过向从属装置22传输多个信号来管理从属装置22的操作。主装置21可传输信息至从属装置22以及自从属装置22接收信息。信息可为数据。主装置21可传输一个或更多个控制信号以及呈数据信号形式的数据至从属装置22以储存在从属装置22中。主装置21可发送一个或更多个控制信号至从属装置22以自从属装置22请求储存在从属装置22中的数据。主装置21和从属装置22可经由多个总线通信。所述多个总线的实例可包括(但不限于)命令总线、地址总线、时钟总线和数据总线。主装置21可将命令信号CMD、地址信号ADD、时钟信号CLK和数据DQO-DQn经由所述多个总线中的一个或更多个提供至从属装置22，且从属装置22可响应地将接收的数据DQO-DQn储存在从属装置22中。主装置21可通过将命令信号CMD、地址信号ADD和时钟信号CLK经由所述多个总线中的一个或更多个提供至从属装置22而自从属装置22请求数据DQO-DQn。从属装置22自主装置21接收命令信号CMD、地址信号ADD和时钟信号CLK，并响应地经由所述多个总线中的一个或更多个来传输请求的数据DQO-DQn至主装置22。从属装置22可分别经由命令总线、地址总线和时钟总线自主装置21接收信号CMD、ADD和CLK。从属装置22可经由多个数据总线自主装置21接收数据DQO-DQn以储存在从属装置22。从属装置22根据自主装置21接收的命令信号CMD、地址信号ADD和时钟信号CLK来储存接收的数据DQO-DQn。从属装置22可自主装置21接收请求以传输储存在从属装置22中的数据DQO-DQn。从属装置22可接收命令信号CMD、地址信号ADD和时钟信号CLK，并根据接收的命令信号CMD、地址信号ADD和时钟信号CLK来取得储存在从属装置22中的数据。从属装置22可经由所述多个数据总线将取得的数据DQO-DQn传输至主装置21。从属装置22可包括焊盘和接收器电路，并经由焊盘和接收器电路接收自主装置21传输的信号。从属装置22可包括接收器电路，并经由焊盘和接收器电路传输信号至主装置21。主装置21可为存储器控制器或主机装置。主装置21的实例可包括(但不限于)中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或更多个处理器核心、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)和专用1C。从属装置22可为存储器设备。存储器设备的实例可包括(但不限于)易失性随机存取存储器设备和非易失性随机存取存储器设备。易失性随机存取存储器设备的实例是动态随机存取存储器(DRAM)。非易失性随机存取存储器设备的实例包括(但不限于)相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电式随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移力矩随机存取存储器(STTRAM)。当电力供应至主装置21和从属装置22时，主装置21和从属装置22可进行训练操作(training operat1n)。训练操作可与数据传输相关联。可进行训练操作以补偿可能由于与数据总线、焊盘和接收器电路中的一个或更多个相关的变化而发生的偏斜。从属装置22经由焊盘和接收器接收由主装置21以数据信号的形式传输的数据。可进行训练操作以补偿可能在焊盘和接收器电路之间发生的偏斜。作为进行训练操作的一部分，主装置21可将具有与训练操作有关的信息的训练信号TRN提供至从属装置22。训练信号TRN可为命令信号CMD。主装置21可传输呈训练数据信号形式的训练数据TDQO - TDQn以用于对从属装置22的训练操作。训练数据TDQO-TDQn可为具有预定模式的任意数据。从属装置22可自主装置21接收训练信号TRN和训练数据TDQO-TDQn。参见图3，从属装置22可包括多个数据接收器电路30_0_30_n。本文档来自技高网...

【技术保护点】
一种接收器电路，包括：去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及采样时钟发生单元，被配置为响应于所述延迟控制信号而延迟所述第一组时钟信号并提供延迟的第一组时钟信号作为所述采样时钟信号，以及被配置为响应于所述同步完成信号而提供具有相对于所述第一组时钟信号的相位领先了预定量的相位的第二组时钟信号作为所述采样时钟信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑仁和，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR