包含铜柱结构的集成电路及其制造方法技术

本发明专利技术公开一种包含铜柱结构的集成电路及其制造方法。于一示例实施例中，集成电路包括最后金属层以及设置于该最后金属层上方的钝化层，该最后金属层及钝化层二者设置于形成于半导体衬底上的集成电路主动组件上方。该集成电路进一步包括铜柱结构，其部分设置于该钝化层的第一部分内且位于该最后金属层正上方。该钝化层的该第一部分由该钝化层的第一及第二侧壁以及该最后金属层的上表面所定义。该铜柱结构包括沿着该第一及第二侧壁以及该最后金属层的该上表面上方所形成的衬里以及该衬里内的铜材料。包括该衬里以及该衬里内的铜材料的铜柱结构进一步延伸至该钝化层的上表面之上一高度。

【技术实现步骤摘要】

本专利技术关于一种集成电路及其制造方法，详言之，是关于一种包含铜柱结构的集 成电路及其制造方法。
技术介绍
现今大多数的集成电路是透过使用多个相互连接的场效晶体管（FET)来实现，该 场效晶体管也称之为金属氧化物半导体场效晶体管（MOSFET)，或简称为MOS晶体管。MOS 晶体管包括用于作为控制电极的栅极电极，以及电流可于其间流动的相互间隔开的源极及 漏极区域。施加于该栅极电极的控制电压是用于控制通过该源极与漏极区域之间的信道的 电流的流动。 当今集成电路是由百万个主动装置所组成，例如晶体管、电容器等。这些组件最初 是彼此绝缘，但稍后会相互连接于一起以形成功能电路。典型的互连结构包括例如金属线 路（布线）的横向互连，以及例如通孔与接触件的垂直内连。互连件对于当今集成电路的 性能限制及密度的决定作用日益增强。于该互连结构的顶部上，于各个半导体晶圆或"芯 片"的表面上形成并暴露出焊垫。透过焊垫形成电性连接以将该芯片连接至封装衬底或另 一裸晶（die)。焊垫可用于打线接合或所谓"覆晶（flip-chip)"接合。如现有技术所知， 覆晶也被称为受控;t丹塌芯片连接（controlled collapse chip connection)或其缩写C4， 为一种利用沉积于芯片垫片上的焊料凸块，将诸如集成电路芯片及微机电系统（MEMS)的 半导体组件与外部电路互连的方法。在最终晶圆处理步骤期间，该焊料凸块沉积于该晶圆 的顶侧的芯片垫片上。为将芯片安装至外部电路（例如，电路板或另一芯片或晶圆），该芯 片被翻转而使其顶侧朝下并对齐以使其垫片对准于该外部电路上相匹配的垫片，然后使焊 锡流动以完成该互连。此是相对于打线结合，于该打线结合中该芯片是被直立地安装，且引 线是用于将所述芯片互连至外部电路。 在结构上，焊料凸块实际包括该凸块本身以及位于该凸块与垫片之间的所谓凸块 下冶金层（under-bump-metallurgy ;UBM)。凸块下冶金层通常包括依序形成于该垫片上的 黏着层、阻障层以及润湿层。该凸块本身，依据使用的材料可分为焊料凸块、金凸块、铜柱凸 块以及混合金属凸块。于铜柱凸块的技术中，是采用铜柱凸块（或铜柱）取代焊料凸块而 将电子组件连接至衬底，以实现细距化（finer pitch)的功效且短路桥接（bump bridging) 的可能性较低，可降低电路的电容负载，并提高电子组件的操作频率。 于目前的实践中，该集成电路在制造厂商或"铸造厂商"的制造流程是至该垫片以 及所需的钝化层（如可设置在最后的金属化层上方）为止。此后，该集成电路将由该铸造 厂商送至外包半导体封装测试（OSAT)厂商，以进行铜柱与该垫片的电性连接制程，并最终 连接至该外部电路。然而，在OSAT制造铜柱的处理方式存在着一些缺点。例如，对于一些 OSAT厂商而言，以目前正在开发及测试的小间距（例如大约10微米或更小）制造铜柱是非 常困难，而这对于铸造厂而言，早已完备这样小间距的模具。再者，OSAT厂商无法将铜柱与 柱体加固结构（例如为铜线通孔支撑结构）结合在一起，以使该集成电路与该外部电路之 间形成更坚固的连接。 因此，希望提供一种改良的集成电路结构以及相对于OSAT，能在半导体铸造厂制 造包含铜柱的集成电路的制造方法。也希望提供一种适用于10微米以下的间距设计组构 的铜柱。此外，还希望提供一种可将铜柱连接至柱体加固结构的技术。再者，由以下的实施 方式及所述的权利要求，结合所附的图式以及前述的专利技术所属的
及
技术介绍
，则 本专利技术的其它所希望的特征和特性将变得清楚。
技术实现思路
本专利技术揭露一种。于一示例实施例中，集 成电路包括最后金属层以及设置于该最后金属层上方的钝化层，该最后金属层及钝化层设 置于半导体衬底上的集成电路主动组件上方。该集成电路进一步包括铜柱结构，其部分设 置于该钝化层的第一部分内且位于该最后金属层正上方。该钝化层的第一部分由该钝化层 的第一及第二侧壁以及该最后金属层的上表面所定义。该铜柱结构包括沿着该第一及第二 侧壁以及该最后金属层的上表面上方所形成的衬里以及该衬里内的铜材料。包括衬里及该 衬里内的铜材料的铜柱结构进一步延伸至该钝化层的上表面之上一高度。 于另一示例实施例中，集成电路的制造方法包括：提供集成电路，其包括最后金属 层以及设置于该最后金属层上方的钝化层，该最后金属层及钝化层设置于形成于半导体衬 底上的集成电路组件上方，并蚀刻该钝化层以形成第一空隙区域于其中。蚀刻该钝化层以 外露出设置于其下的该最后金属层的表面，该第一空隙区域是由该钝化层的侧壁以及该最 后金属层的该外露表面所定义。该方法进一步包括于该第一空隙区域内沿着该侧壁以及该 最后金属层的该外露表面的上方形成衬里。该第一空隙区域的未被该衬里填充的剩余部分 定义为第二空隙区域，该第二空隙区域是小于该第一空隙区域。再者，该方法包括于该第二 空隙区域内形成铜柱，并蚀刻该衬里周围的该钝化层的第一部分以及该铜柱以露出该衬里 的一部分。该钝化层的至少第二部分是设置于该最后金属层上方并相邻于该衬里以及该铜 柱。【附图说明】 下文将配合以下图式详细描述本专利技术，其中相同数字表示相同组件。 图1至图6是根据本专利技术的各种实施例所示的集成电路结构及其制造方法的剖面 图；以及 图7A和图7B是说明根据本专利技术揭露的实施例（图7B)所形成的集成电路与根据 现有技术（图7A)所形成的集成电路之间的差异。 主要组件符号说明 39 垫片层 43 垫片部分 44 通孔部分 40、111 至 114、119 钝化层 110 最后金属层 115 氧化硅层 117、137 上表面 120AU20B 空隙区域 121、122、125、126、146、147 侧壁 123、148 上表面 124 衬里 127 表面 130 铜柱 107 支撑通孔 141、142 部分 145 空间支撑通孔 108 铜线通孔支撑结构 109 绝缘层。【具体实施方式】 本专利技术的以下实施方式仅为示例且并不意欲限制本专利技术或本专利技术的应用及用途。 再者，不欲受到本专利技术前述
、
技术介绍
、摘要或下列实施方式中提出的任何明示或 暗示理论的限制。 本揭露提供一种包括铜（Cu)柱结构的集成电路及其制造方法。于本揭露中，术语 "铜柱"是指由铜或铜合金所形成的导电柱（柱子或支撑座）。该铜柱可铺设于覆晶组件的 半导体芯片上的最后金属层上方（此处使用的术语"最后金属层"是指于该集成电路结构 连接至外部电路之前，形成于集成电路结构上的最终金属化层）或其它相似的应用。为简 洁起见，集成电路装置制造的相关传统技术于此将不再详述。例如，示例实施例是显示于制 造的一阶段中的集成电路，其中一个或多个电路组件（例如晶体管、电阻器等）是利用现有 技术预先形成。再者，本文所述的多种工作及制程步骤可并入于具有本文未详细揭示的其 它步骤或功能的更复杂的步骤或制程。特别的，制造以半导体为基础的晶体管的各步骤已 广泛熟知，所以为了简洁起见，许多传统步骤将仅简单说明或全部省略而不提供现有的制 程细节。 图1至图6是显示本专利技术的不同实施例的集成电路结构及其制造方法的剖视图。 请参考图1，于未图示的半导体衬底上方提供设置于最后金属层110上本文档来自技高网...

【技术保护点】
一种集成电路，其包括：最后金属层以及设置于该最后金属层上方的钝化层，该最后金属层以及该钝化层二者设置于半导体衬底上的集成电路主动组件上方；铜柱结构，其部分设置于该钝化层的第一部分内且位于该最后金属层正上方，其中，该钝化层的该第一部分由该钝化层的第一和第二侧壁以及该最后金属层的上表面所定义，以及其中，该铜柱结构包含沿着该第一及第二侧壁以及该最后金属层的该上表面上方所形成的衬里以及该衬里内的铜材料，其中，包含该衬里以及该衬里内的该铜材料二者的该铜柱结构进一步延伸至该钝化层的上表面之上的一高度。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：M·A·巴特卡，陈元文，刘威，O·延斯，
申请(专利权)人：新加坡商格罗方德半导体私人有限公司，
类型：发明
国别省市：新加坡;SG