像素自适应滤波器及滤波方法、编码器及解码器技术

一种像素自适应滤波器及其滤波方法、编码器及解码器，其中，所述像素自适应滤波器包括：第一存储模块，适于存储待像素自适应滤波数据；第二存储模块，适于存储当前CTU上一个CTU行的倒数第5行数据；第三存储模块，适于存储当前CTU左边CTU右数第5至12列共8列数据；读取模块，适于从第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；寄存模块，适于存储4个以上连续的像素自适应滤波行；第一控制模块，适于控制寄存模块中的像素自适应滤波行的移位存储；滤波运算模块，适于进行像素自适应滤波，包括至少两个并行处理的像素自适应滤波单元；第二控制模块，适于调度和控制读取模块、第一控制模块和滤波运算模块。所述方案可减少硬件开销。

【技术实现步骤摘要】

本专利技术涉及视频编码
，尤其涉及一种像素自适应滤波器及滤波方法、编码器及解码器。
技术介绍
高效率视频编码(High Efficiency Video Coding, HEVC)是由国际电信组织(Internat1nal Telecommunicat1n Un1n, ITU)和运动图像专家组(Moving PictureExperts Group, MPEG)联合制定的下一代国际视频编码标准。与现有的国际标准H.264/AVC相比，HEVC在保证图像质量的前提下，可以将视频的码率降低50%，也就是说，可以达到H.264两倍的编码效率。HEVC作为新一代的视频压缩标准，因为其优越的压缩性能，被广泛地用于超高清视频中。HEVC在提高压缩率的同时，其运算复杂度也相应增加。并且，因为超高清视频图像具有4Kx2K像素的分辨率，是1080P的4倍像素，其需要处理的数据量很大，如此高的运算复杂度和数据量对HEVC各模块的性能提出了极高的要求。由于HEVC采用了更大的变换大小(最大支持32x32)和更多的帧间插值抽头数，其中亮度采用8抽头(8-tap),色度采用4-tap,会引入更多的振铃效应(RingingArtifacts)，为降低这种效应，提高图像质量，需要对其进行像素自适应滤波。现有技术中采用了一种以8x8为基本单元的像素自适应滤波器架构，其采用大量的寄存器来存储8x8边界的像素，并采用64个像素自适应滤波运算单元并行计算，硬件开销很大。
技术实现思路
本专利技术实施例所解决的问题是在同等处理性能的情况下，如何降低像素自适应滤波器的硬件开销。为解决上述问题，本专利技术实施例提供一种像素自适应滤波器，包括:第一存储模块，适于存储待像素自适应滤波数据；第二存储模块，适于存储当前编码树单元CTU上一个CTU行的倒数第5行数据；第三存储模块，适于存储当前CTU左边CTU右数第5至12列共8列数据；读取模块，适于从所述第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；寄存模块，适于存储4个以上连续的像素自适应滤波行；第一控制模块，适于控制所述寄存模块中的像素自适应滤波行的移位存储；滤波运算模块，适于进行像素自适应滤波，包括至少两个并行处理的像素自适应滤波单元；第二控制模块，适于调度和控制所述读取模块读取数据，调度和控制所述第一控制模块对所述第二寄存器中的像素自适应滤波行进行行移位存储操作，以及调度和控制所述滤波运算模块进行像素自适应滤波。可选的，所述像素自适应滤波行包括10个像素，所述读取模块适于在所述像素自适应像素行是第O行时，从所述第二存储模块读取；在是非O行时，判断所读取的列数，如果是第O列，从所述第三存储模块读取，如果是第I列，前5个像素从所述第三存储模块，后5个像素点从所述第一存储模块读取；否则，从所述第一存储模块读取。可选的，所述滤波运算模块包括4个并行处理的像素自适应滤波单元。可选的，所述像素自适应滤波器还包括:配置模块，适于配置所述滤波运算模块的滤波参数。可选的，所述像素自适应滤波器还包括:第四存储模块，适于存储所述滤波运算模块输出的滤波数据。可选的，所述第一、第二、第三、第四存储模块为均为SRAM。为解决上述问题，本专利技术实施例还提供了一种视频编码器，包括上述的像素自适应滤波器。为解决上述问题，本专利技术实施例还提供了一种视频解码器，包括上述的像素自适应滤波器。为解决上述问题，本专利技术实施例还提供了一种像素自适应滤波方法，所述方法包括:分别从第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；将所读取的像素自适应滤波行进行存储入寄存模块，形成至少4个连续的像素自适应滤波行；采用滤波运算模块进行像素自适应滤波，所述滤波运算模块包括至少两个并行处理的像素自适应滤波运算单元。可选的，所述分别从所述第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行，包括:在所述像素自适应像素行是第O行时，从第二存储模块读取；在是非O行时，判断所读取的列数，如果是第O列，从第三存储模块读取，如果是第I列，前5个像素从第三存储模块，后5个像素点从第一存储模块读取；否则，从第一存储模块读取。可选的，所述进行像素自适应滤波，包括:采用4个并行的像素自适应滤波单元对输入的数据进行像素自适应滤波并输出。与现有技术相比，本专利技术的技术方案具有以下优点:通过从第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行存入寄存模块，并通过像素自适应滤波行的循环移位，使得读取模块的读取速度与滤波运算模块的滤波速度相一致，在采用同样频率的像素自适应滤波运算单元的情况下，仅需少量的像素自适应滤波单元进行并行处理，即可达到相同的帧速率，因此可以减少硬件开销。在所述滤波运算模块中采用4个自适应滤波运算器进行并行处理时，可以使读取速度和滤波运算速度完全同步，在采用同样频率的像素自适应滤波运算器的情况下，以较小的硬件代价，可以使帧速率加倍。【附图说明】图1是本专利技术实施例中像素自适应滤波器的结构示意图；图2是本专利技术实施例中像素自适应滤波方法的流程图；图3是本专利技术实施例中像素自适应滤波顺序的示意图。【具体实施方式】为解决上述问题，本专利技术实施例提供一种像素自适应滤波器，采用基于行的像素自适应滤波器架构，在采用很少的像素自适应滤波运算单元并行的情况下，对于同样频率的像素自适应滤波器件，可以实现同样的帧速率。参照图1所示的像素自适应滤波器的结构示意图，本专利技术实施例中像素自适应滤波器可包括如下组成部分:第一存储模块11，适于存储像素自适应滤波的输入数据；第二存储模块12，适于存储当前CTU上一个CTU行的倒数第5行数据；第三存储模块13，适于存储当前CTU左边CTU右数第5至12列共8列数据；读取单元14，适于从所述第一、第二、第三存储模块11、12、13读取数据，形成一个像素自适应滤波行；寄存模块15，适于存储4个以上连续的像素自适应滤波行；第一控制模块16，适于控制所述寄存模块15中的像素自适应滤波行进行像素自适应滤波行的移位存储；滤波运算模块17，适于进行像素自适应滤波，包括至少两个并行处理的像素自适应滤波单元；第二控制模块18，适于调度和控制所述读取模块14读取数据以及所述滤波运算模块进行像素自适应滤波。所述滤波运算模块17包括至少2个并行处理的像素自适应滤波单元。在具体实施中，第一存储模块11中存储的待像素自适应滤波数据可以来自去块效应滤波器的输出。在具体实施中，读取模块14可以首先根据CTU的大小，计算出所需处理的列数，以及每列中待处理的行数，并可以根据所读取的行列数选择从相应的存储模块读取待滤波行，本实施例中每个像素自适应滤波行有10个像素，具体可以按照如下规则执行:如果是第O行，从第二存储模块12读取；如果是非O行，判断所读取的列数，如果是第O列，所有数据从第三存储模块13读取，如果是第I列，前5个像素从第三存储模块13，后5个像素点从第一存储模块11读取；否则，从第一存储模块11读取。例如，寄存模块15可以采用一个4行寄存器，每行可以存放10个像素，读取模块14 一次读取一个像素行，并存储至寄存模块15中，当寄存模块15中存储的像素行有3行时，滤波运算模块17即可从寄存模块15中读取数据，进行像素自适应滤波。在具体本文档来自技高网...

【技术保护点】
一种像素自适应滤波器，其特征在于，包括：第一存储模块，适于存储待像素自适应滤波数据；第二存储模块，适于存储当前编码树单元CTU上一个CTU行的倒数第5行数据；第三存储模块，适于存储当前CTU左边CTU右数第5至12列共8列数据；读取模块，适于从所述第一、第二、第三存储模块读取数据，形成一个像素自适应滤波行；寄存模块，适于存储4个以上连续的像素自适应滤波行；第一控制模块，适于控制所述寄存模块中的像素自适应滤波行的移位存储；滤波运算模块，适于进行像素自适应滤波，包括至少两个并行处理的像素自适应滤波单元；第二控制模块，适于调度和控制所述读取模块读取数据，调度和控制所述第一控制模块对所述第二寄存器中的像素自适应滤波行进行行移位存储操作，以及调度和控制所述滤波运算模块进行像素自适应滤波。

【技术特征摘要】

【专利技术属性】
技术研发人员：王森，林福辉，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31