一种现场可编程逻辑阵列及串行数据接收转换方法技术

本发明专利技术公开的现场可编程逻辑阵列，通过控制单元，分别控制N个模数转换器芯片及锁相回路的输出，分别实现对所述锁相回路输出的N个输出时钟相位的位调整，以及对N个串并转换单元输出的并行数据的字调整，实现锁存时钟与数据通道之间的时间偏移的动态补偿；然后控制所述N个模数转换器芯片输出正常信号，所述N个串并转换单元根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据；本发明专利技术公开的现场可编程逻辑阵列中只需一个所述锁相回路，即可实现上述调整及并行输出，使得充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟至数据通道时间偏移。

【技术实现步骤摘要】

本专利技术涉及数据采集
，尤其涉及。
技术介绍
在医疗超声成像系统中，模数转换器ADC芯片使用少量引脚对采集的回波信号进行串行输出，从而实现对常用128路回波信号的高速采样。FPGA (Field - ProgrammableGate Array，现场可编程逻辑阵列)利用系统时钟源对ADC芯片输出的串行数据进行串行/并行转换(串并转换)。目前,高端FPGA使用其内部的PDA(dynamic phase alignment,动态相位调整)电路实现前述串并转换，而低端FPGA通过以下方式实现串并转换:如图1所示，若干ADC芯片101共用FPGA中的一个PLL (Phase Locked Loop，锁相回路)102，PLL102为每片ADC芯片101输出的串行数据data提供一路锁存时钟信号clock。通过分别调整每路PLL102输出时钟clock相位，使得由于PCB走线、FPGA 10引脚延迟差异所引起的系统时钟源与数据通道之间的时间偏移得到补偿，进而使得接收锁存时钟沿100对准接收数据窗口 200中心，如图2所示。然而现有技术中的这种相位调整过程是在设计阶段完成的，在系统工作过程并不进行相位调整，所以现有技术不能在充分使用FPGA的PLL资源的同时做到动态补偿锁存时钟clock-1?clock-n与数据data-Ι?data-n通道之间的时间偏移。
技术实现思路
有鉴于此，本专利技术提供了，以解决现有技术不能在充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟与数据通道之间的时间偏移的问题。为了实现上述目的，现提出的方案如下:—种现场可编程逻辑阵列，与系统时钟源、N个模数转换器芯片相连，包括:锁相回路、N个串并转换单元及控制单元；其中，所述锁相回路分别与所述系统时钟源、N个串并转换单元及控制单元相连，所述N个串并转换单元分别与所述N个模数转换器芯片对应相连，所述控制单元分别与所述N个模数转换器芯片及N个串并转换单元相连；所述控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；所述锁相回路，接收所述系统时钟源输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；所述N个串并转换单元，分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至所述控制单元；所述控制单元还用于根据所述位调整状态下的并行数据及位序列实现对所述锁相回路输出的N个输出时钟相位的位调整；然后生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号；所述N个串并转换单元还用于根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。优选的,所述控制单元包括:同步检测单元、工作时序控制单元和回路相位控制单元；其中，所述回路相位控制单元分别与所述工作时序控制单元及锁相回路相连，所述同步检测单元分别与所述工作时序控制单元及N个串并转换单元相连，所述工作时序控制单元与所述N个模数转换器芯片及N个串并转换单元相连；所述工作时序控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及第二控制信号，生成并输出与所述位同步训练序列相同的位序列；所述回路相位控制单元，根据所述第二控制信号，生成并输出所述相位调整信号;所述同步检测单元，对所述位调整状态下的并行数据及位序列进行比较，并输出位调整状态下的比较结果；所述工作时序控制单元还用于根据所述位调整状态下的比较结果进行计数，完成所述计数后输出所述第二控制信号，控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整；然后生成并输出使所述锁相回路另一路输出时钟相位进行位调整的第二控制信号，直至所述锁相回路的N个输出时钟相位均完成所述位调整；再生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列；所述同步检测单元还用于对字调整状态下的并行数据及所述字序列进行比较，并输出字调整状态下的比较结果；直至所述字调整状态下的比较结果为相等时，所述工作时序控制单元根据所述比较结果停止输出所述使能信号，实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号。优选的，所述工作时序控制单元根据所述比较结果进行计数，具体用于:所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为不相等的比较结果，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。优选的，所述工作时序控制单元根据所述比较结果进行计数，具体用于:所述工作时序控制单元根据所述位调整状态下的并行数据及位序列的初始状态为相等的比较结果，输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述位调整状态下的并行数据及位序列不相等时，开始计数，并输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步增加，直至所述位调整状态下的并行数据及位序列再次不相等时完成计数。优选的，所述工作时序控制单元控制所述回路相位控制单元完成对所述锁相回路某一路输出时钟相位的位调整，具体用于:所述工作时序控制单元输出所述第二控制信号，控制所述回路相位控制单元使所述锁相回路处于位调整状态下的输出时钟相位单步减少，直至所述锁相回路处于位调整状态下的输出时钟相位单步减少的次数等于所述计数结果的一半时，完成对所述锁相回路某一路输出时钟相位的位调整。优选的，所述锁相回路包括:前置分频器，用于接收所述输入时钟信号，对所述输入时钟信号进行分频，生成并输出参考频率信号；与所述前置分频器相连的鉴相器，用于接收所述当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种现场可编程逻辑阵列，与系统时钟源、N个模数转换器芯片相连，其特征在于，包括：锁相回路、N个串并转换单元及控制单元；其中，所述锁相回路分别与所述系统时钟源、N个串并转换单元及控制单元相连，所述N个串并转换单元分别与所述N个模数转换器芯片对应相连，所述控制单元分别与所述N个模数转换器芯片及N个串并转换单元相连；所述控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；所述锁相回路，接收所述系统时钟源输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；所述N个串并转换单元，分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至所述控制单元；所述控制单元还用于根据所述位调整状态下的并行数据及位序列实现对所述锁相回路输出的N个输出时钟相位的位调整；然后生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号；所述N个串并转换单元还用于根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。...

【技术特征摘要】

【专利技术属性】
技术研发人员：黎英云，周文平，陈维楚，
申请(专利权)人：深圳开立生物医疗科技股份有限公司，
类型：发明
国别省市：广东;44