本发明专利技术提出一种译码方法、存储器存储装置、存储器控制电路单元。首先，读取多个存储单元以取得多个校验比特。由第一更正电路根据校验比特执行第一硬比特模式译码程序，并判断第一硬比特模式译码程序是否生成第一有效码字。若生成第一有效码字，输出该第一有效码字。若没有生成第一有效码字，由第二更正电路根据上述的校验比特执行第二硬比特模式译码程序，并判断第二硬比特模式译码程序是否生成有效码字。其中第一更正电路的精准度小于第二更正电路的精准度。藉此，可以增加译码的速度。
【技术实现步骤摘要】
本专利技术是有关于一种译码方法，且特别是有关于一种可复写式非易失性存储器模 块的译码方法、存储器存储装置、存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存 储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器）具有数 据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装在上述所举例的各 种便携式多媒体装置中。 -般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码 来编码。从可复写式非易失性存储器模块中所读取的数据也会经过对应的译码程序。在一 些情况下，若所读取的数据中有错误比特，并且这些错误比特无法被更正，则需要的译码时 间会更长。因此，如何增加译码的速度，为此领域技术人员所关心的议题。
技术实现思路
本专利技术提供一种译码方法、存储器存储装置、存储器控制电路单元，可以增加译码 的速度。 本专利技术一范例实施例提出一种译码方法，用于可复写式非易失性存储器模块。可 复写式非易失性存储器模块包括多个第一存储单元。此译码方法包括：根据第一读取电压 读取第一存储单元以取得多个第一校验比特；由第一更正电路根据第一校验比特执行第一 硬比特模式译码程序，并判断第一硬比特模式译码程序是否生成第一有效码字；若第一硬 比特模式译码程序生成第一有效码字，输出第一有效码字；若第一硬比特模式译码程序没 有生成第一有效码字，由第二更正电路根据第一校验比特执行第二硬比特模式译码程序， 并判断第二硬比特模式译码程序是否生成第二有效码字，其中第一更正电路的精准度小于 第二更正电路的精准度；以及，若第二硬比特模式译码程序生成第二有效码字，输出第二有 效码字。 在一范例实施例中，上述的译码方法还包括：若第二硬比特模式译码程序没有生 成第二有效码字，根据多个第二读取电压读取第一存储单元以取得多个第二校验比特，并 由第二更正电路根据第二校验比特执行一软比特模式译码程序，其中第二读取电压的个数 大于第一读取电压的个数；判断软比特模式译码程序是否生成第三有效码字；以及，若软 比特模式译码程序生成第三有效码字，输出第三有效码字。 在一范例实施例中，上述的译码方法还包括：若软比特模式译码程序没有生成第 三有效码字，判断一读取次数是否大于一读取临界值；若读取次数大于读取临界值，判断译 码失败；以及，若读取次数不大于读取临界值，重新设定第一读取电压，根据重新设定的第 一读取电压来读取第一存储单元以重新取得第一校验比特，以及通过第一更正电路根据重 新取得的第一校验比特执行第一硬比特模式译码程序。 在一范例实施例中，上述的译码方法还包括：根据第一校验比特生成多个数据比 特；以及对数据比特执行一奇偶校验程序以生成多个校验子。其中根据第一校验比特执 行第一硬比特模式译码程序的步骤包括：在低密度奇偶校验码的一叠代译码中，根据校验 子取得每一数据比特的一可靠度信息，并且根据可靠度信息决定数据比特中错误比特的索 弓丨。其中判断第一硬比特模式译码程序是否生成有效的码字的步骤包括：判断错误比特的 索引与校验子是否符合一奇偶校验条件；以及若错误比特的索引与校验子符合奇偶校验条 件，判断第一硬比特模式译码程序生成有效的码字。其中输出有效的码字的步骤包括：根据 错误比特的索引来更正数据比特，并输出更正后的数据比特。 在一范例实施例中，上述的译码方法还包括：根据校验子计算一校验总和；判断 校验总和是否小于第一校验临界值；若校验总和小于第一校验临界值，由第一更正电路执 行第一硬比特模式译码程序；若校验总和大于等于第一校验临界值，判断校验总和是否小 于第二校验临界值；若校验总和小于第二校验临界值，由第二更正电路执行第二硬比特模 式译码程序；若校验总和大于等于第二校验临界值，判断校验总和是否小于第三校验临界 值；以及若校验总和小于第三校验临界值，由第二更正电路执行软比特模式译码程序。 在一范例实施例中，在根据第一读取电压读取第一存储单元的步骤之前，上述的 译码方法还包括：从可复写式非易失性存储器模块中读取一奇偶校验矩阵信息；根据奇偶 校验矩阵信息来设定第一更正电路的第一参数，其中第一硬比特模式译码程序是根据第一 参数所执行；以及根据奇偶校验矩阵信息来设定第二更正电路的第二参数，其中第二硬比 特模式译码程序是根据第二参数所执行。 在一范例实施例中，上述读取奇偶校验矩阵信息的步骤包括：从可复写式非易失 性存储器模块中读取第一数据；以及对第一数据执行博斯一乔赫里一霍克文黑姆BCH译码 程序以取得奇偶校验矩阵信息。 在一范例实施例中，上述的第一硬比特模式译码程序与第二硬比特模式译码程序 是对应于一类循环低密度奇偶校验码。类循环低密度奇偶校验码具有一奇偶校验矩阵，奇 偶校验矩阵包括多个排列矩阵，并且奇偶校验矩阵信息包括每一个排列矩阵的索引。 本专利技术一范例实施例提出一种存储器存储装置，包括连接接口单元、上述的可复 写式非易失性存储器模块与存储器控制电路单元。连接接口单元，用以电性连接至主机系 统。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块。存 储器控制电路单元包括存储器管理电路、第一更正电路与第二更正电路，其中第一更正电 路的一精准度小于第二更正电路的一精准度。存储器管理电路是用以根据第一读取电压读 取第一存储单元以取得多个第一校验比特。第一更正电路用以根据第一校验比特执行第一 硬比特模式译码程序，并判断第一硬比特模式译码程序是否生成第一有效码字。若第一硬 比特模式译码程序生成第一有效码字，第一更正电路用以输出第一有效码字。若第一硬比 特模式译码程序没有生成第一有效码字，第二更正电路用以根据第一校验比特执行第二硬 比特模式译码程序，并判断第二硬比特模式译码程序是否生成第二有效码字。若第二硬比 特模式译码程序生成第二有效码字，第二更正电路用以输出第二有效码字。 在一范例实施例中，若第二硬比特模式译码程序没有生成第二有效码字，存储器 管理电路用以根据多个第二读取电压读取第一存储单元以取得多个第二校验比特，其中第 二读取电压的个数大于第一读取电压的个数。第二更正电路用以根据第二校验比特执行一 软比特模式译码程序。第二更正电路用以判断软比特模式译码程序是否生成第三有效码 字。若软比特模式译码程序生成第三有效码字，第二更正电路用以输出第三有效码字。 在一范例实施例中，若软比特模式译码程序没有生成第三有效码字，存储器管理 电路用以判断一读取次数是否大于一读取临界值。若读取次数大于读取临界值，存储器管 理电路用以判断译码失败。若读取次数不大于读取临界值，存储器管理电路用以重新设定 第一读取电压，根据重新设定的第一读取电压来读取第一存储单元以重新取得第一校验比 特。第一更正电路用以根据重新取得的第一校验比特执行第一硬比特模式译码程序。 在一范例实施例中，第一校验比特是用以生成多个数据比特。存储器控制电路单 元还包括校验电路与存储器。校验电路是用以对数据比特执行一奇偶校验程序以生成多个 校验子。存储器是电性连接至校验电路、第一更正电路与第二更正电路，用以存储校验子。 第一更正电路根据第一校验比特执行第一硬比特模式译码程序的操作包括：在低密度奇偶 校验码的一叠代译码中本文档来自技高网...
【技术保护点】
一种译码方法，用于一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个第一存储单元，其特征在于，该译码方法包括：根据一第一读取电压读取该些第一存储单元以取得多个第一校验比特；由一第一更正电路根据该些第一校验比特执行一第一硬比特模式译码程序，并判断该第一硬比特模式译码程序是否生成一第一有效码字；若该第一硬比特模式译码程序生成该第一有效码字，输出该第一有效码字；若该第一硬比特模式译码程序没有生成该第一有效码字，由一第二更正电路根据该些第一校验比特执行一第二硬比特模式译码程序，并判断该第二硬比特模式译码程序是否生成一第二有效码字，其中该第一更正电路的一精准度小于该第二更正电路的一精准度；以及若该第二硬比特模式译码程序生成该第二有效码字，输出该第二有效码字。
【技术特征摘要】
【专利技术属性】
技术研发人员：曾建富，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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