本发明专利技术提供了一种用于保护电路免受静电放电(ESD)电压影响的系统。输入端子接收输入信号。ESD保护电路从输入端子接收输入信号。ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)。一个或多个垂直纳米线FET的每个都包括具有第一导电类型的阱。一个或多个垂直纳米线FET的每个也包括纳米线，该纳米线具有i)位于纳米线的第一端处的源极区和ii)位于与第一端相对的纳米线的第二端处的漏极区。源极区还包括形成在阱中的部分，其中，源极区和漏极区具有第二导电类型。栅极区围绕纳米线的一部分，并且与漏极区分隔开一段距离。
【技术实现步骤摘要】
本专利技术描述的技术总体涉及集成电路，更具体地，涉及用于保护电路免受静电放电(ESD)电压影响的系统。
技术介绍
全环栅(GAA)纳米线沟道场效应晶体管(FET)可以使部件缩放超过目当前的平面互补金属氧化物半导体(CMOS)技术。纳米线沟道FET也可以由于其静电(这方面可能优于那些常规的FET器件)而具有益处。纳米线沟道FET的制造可以包括产生纳米线束并且将其放置在期望的位置(例如，自底向上的方法)或可以包括各种光刻图案化步骤(例如，自顶向下的方法)。
技术实现思路
根据本专利技术的一个方面，提供了一种用于保护电路免受静电放电(ESD)电压影响的系统，该系统包括:输入端子，用于接收输入信号；ESD保护电路，被配置为从输入端子处接收输入信号，ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)，其中，一个或多个垂直纳米线FET中的每个都包括:具有第一导电类型的阱，形成在半导体衬底中，纳米线，具有i)位于纳米线的第一端处的源极区，以及ii)位于与第一端相对的纳米线的第二端处的漏极区，源极区还包括形成在阱中的部分，其中，源极区和漏极区具有第二导电类型，使得PN结形成在阱和源极区中形成在阱中的部分之间，和栅极区，围绕纳米线的一部分，其中，栅极区与漏极区分隔开第一距离，栅极区和漏极区的分隔提供了漏极区和源极区之间的串联电阻；以及输出端子，被配置为从ESD保护电路接收输入信号，其中，输入信号中由ESD引起的电压被电阻和PN结减弱。优选地，第二电路连接至输出端子，并且保护第二电路免受由ESD引起的电压的影响。优选地，输入端子、ESD保护电路、输出端子以及第二电路包括集成电路的各部分，其中，第二电路包括实现集成电路的逻辑设计的一个或多个核心晶体管，并且ESD保护电路的一个或多个垂直纳米线FET是集成电路的输入/输出晶体管。优选地，一个或多个核心晶体管和输入/输出晶体管使用相同类型的垂直纳米线FET。优选地，一个或多个垂直纳米线FET是无结积累型纳米线晶体管。优选地，栅极区包括栅极介电质，并且电阻减小了栅极介电质中的电场。优选地，ESD保护电路包括:PM0S垂直纳米线FET，PMOS垂直纳米线FET包括N型阱、P型源极区和P型漏极区；以及NMOS垂直纳米线FET，NMOS垂直纳米线FET包括P型阱、N型源极区和N型漏极区，其中，PMOS垂直纳米线FET和NMOS垂直纳米线FET以电路并联布置连接。优选地，输入端子连接至PMOS垂直纳米线FET的漏极区和NMOS垂直纳米线FET的漏极区，而输出端子连接至PMOS垂直纳米线FET的源极区和NMOS垂直纳米线FET的源极区。 优选地，输入端子和输出端子之间的第一路径包括PMOS垂直纳米线FET的源极区和漏极区之间的串联电阻，而输入端子和输出端子之间的第二路径包括NMOS垂直纳米线FET的漏极区和源极区之间的串联电阻。优选地，接地参考电压施加至PMOS垂直纳米线FET和NMOS垂直纳米线FET中的一个，VDD参考电压施加至PMOS垂直纳米线FET和NMOS垂直纳米线FET的另一个，从而PMOS垂直纳米线FET和NMOS垂直纳米线FET的PN结将输出端子处的电压钳位在接地参考电压和VDD参考电压之间。优选地，接地参考电压施加至NMOS垂直纳米线FET的P型阱，而VDD参考电压施加至PMOS垂直纳米线FET的N型阱。优选地，ESD保护电路还包括:第二 PMOS垂直纳米线FET，第二 PMOS垂直纳米线FET包括第二 N型阱、第二 P型源极区和第二 P型漏极区；以及第二匪OS垂直纳米线FET，第二 NMOS垂直纳米线FET包括第二 P型阱、第二 N型源极区和第二 N型漏极区，其中，输入端子连接至i)第二 PMOS垂直纳米线FET的第二 P型源极区，以及ii)第二 NMOS垂直纳米线FET的第二 N型源极区。优选地，接地参考电压施加至第二 PMOS垂直纳米线FET和第二 NMOS垂直纳米线FET的一个，VDD参考电压施加至第二 PMOS垂直纳米线FET和第二 NMOS垂直纳米线FET中的另一个，从而第二 PMOS垂直纳米线FET和第二 NMOS垂直纳米线FET的PN结将输入端子处的电压钳位在接地参考电压和VDD参考电压之间。优选地，接地参考电压施加至第二 NMOS垂直纳米线FET的第二 P型阱，而VDD参考电压施加至第二 PMOS垂直纳米线FET的第二 N型阱。根据本专利技术的另一方面，提供了一种用于保护电路免受静电放电(ESD)电压影响的系统，该系统包括:输入端子，用于接收输入信号；半导体衬底，包括第一阱区和第二阱区，其中，第一阱区具有第一导电类型，而第二阱区具有第二导电类型；ESD保护电路，被配置为从输入端子接收输入信号，ESD保护电路包括:第一垂直纳米线场效应晶体管(FET)，其中，第一 PN结形成在第一垂直纳米线FET的第一阱区和源极区或漏极区之间，和第二垂直纳米线FET，其中，第二 PN结形成在第二垂直纳米线FET的第二阱区和源极区或漏极区之间；以及输出端子，被配置为从ESD保护电路接收输入信号。优选地，输入端子连接至第一垂直纳米线FET的源极区和第二垂直纳米线FET的源极区，输出端子连接至第一垂直纳米线FET的源极区和第二垂直纳米线FET的源极区，接地参考电压连接至第一 PN结，VDD参考电压连接至第二 PN结，并且第一 PN结和第二 PN结将输入端子处的电压钳位在接地参考电压和VDD参考电压之间。优选地，第一垂直纳米线FET是PMOS垂直纳米线FET，PMOS垂直纳米线FET包括N型阱、P型源极区、P型漏极区和第一栅极区；以及第二垂直纳米线FET是NMOS垂直纳米线FET，NMOS垂直纳米线FET包括P型阱、N型源极区、N型漏极区和第二栅极区，接地参考电压施加至NMOS垂直纳米线FET的P型阱和N型漏极区，VDD参考电压施加至PMOS垂直纳米线FET的N型阱和P型漏极区，输入端子连接至第一栅极区和第二栅极区，输出端子连接至PMOS垂直纳米线FET的P型源极区和NMOS垂直纳米线FET的N型源极区，以及第一PN结和第二 PN结将输出端子处的电压钳位在接地参考电压和VDD参考电压之间。优选地，第一垂直纳米线FET包括与第一垂直纳米线FET的源极区或漏极区分隔开第一距离的第一栅极区，第二垂直纳米线FET包括与第二垂直纳米线FET的源极区或漏极区分隔开第二距离的第二栅极区，以及第一距离和第二距离通过降低第一栅极区和第二栅极区中的电场而减弱由ESD引起的电压。优选地，第二电路连接至输出端子，并且保护第二电路免受由ESD引起的电压影响。根据本专利技术的又一方面，提供了一种用于保护电路免受静电放电(ESD)电压影响的系统，该系统包括:输入端子，用于接收输入信号；ESD保护电路，被配置为从输入端子接收输入信号，ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)，其中，一个或多个垂直纳米线FET的每个都包括:具有第一导电类型的阱，形成在半导体衬底中，纳米线，具有i)位于纳米线的第一端处的漏极区以及i))位于与第一端相对的纳米线的第二端处的源极区，源极区还包括形成在阱中的部分，其中，漏极区和源极区具有第二导电类型，使得PN结形成在阱和源极区中形成在阱中的部分之间，和本文档来自技高网...
【技术保护点】
一种用于保护电路免受静电放电(ESD)电压影响的系统，所述系统包括：输入端子，用于接收输入信号；ESD保护电路，被配置为从所述输入端子处接收所述输入信号，所述ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)，其中，所述一个或多个垂直纳米线FET中的每个都包括：具有第一导电类型的阱，形成在半导体衬底中，纳米线，具有i)位于所述纳米线的第一端处的源极区，以及ii)位于与所述第一端相对的所述纳米线的第二端处的漏极区，所述源极区还包括形成在所述阱中的部分，其中，所述源极区和所述漏极区具有第二导电类型，使得PN结形成在所述阱和所述源极区中形成在所述阱中的部分之间，和栅极区，围绕所述纳米线的一部分，其中，所述栅极区与所述漏极区分隔开第一距离，所述栅极区和所述漏极区的分隔提供了所述漏极区和所述源极区之间的串联电阻；以及输出端子，被配置为从所述ESD保护电路接收所述输入信号，其中，所述输入信号中由ESD引起的电压被所述电阻和所述PN结减弱。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：让皮埃尔·科林格，郭大鵬，卡洛斯·H·迪亚兹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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