数据存取命令执行方法以及使用该方法的快闪存储器装置制造方法及图纸

本发明专利技术提出一种数据存取命令执行方法以及使用该方法的快闪存储器装置，该数据存取命令执行方法由控制单元执行，包含下列步骤。当从寄存器中检测到改变指令来源指示后，从随机存取存储器读取一系列界面驱动指令。依据上述界面驱动指令依序操作储存单元存取界面，用以完成对储存单元的数据存取。

【技术实现步骤摘要】

本专利技术关连于一种快闪存储器装置，特别是一种数据存取命令执行方法以及使用该方法的快闪存储器装置。
技术介绍
传统上，为了执行存取快闪存储器中储存单元的数据的命令，执行于快闪存储器中的固件需要使用一段连续的时间来写寄存器，用以驱动控制单元完成一连串唤起(assert)、释放(de_assert)储存单元存取界面中的特定控制信号或者是载入关联于存取动作的地址、参数、数据等。这通常需要连续写入五到二十个不等的寄存器，且这段时间通常不能被中断。在这样的设计下，不利于固件对于多笔数据存取命令的调度最佳化，使得数据存取的效率较难提升。因此，本专利技术提出一种数据存取命令执行方法以及使用该方法的快闪存储器装置，用以降低写入寄存器所需的连续时间，使得固件可拥有较高的弹性来最佳化多个数据存取命令的调度。
技术实现思路
本专利技术的实施例提出一种数据存取命令执行方法，由控制单元执行，包含下列步骤。当从寄存器中检测到改变指令来源指示后，从随机存取存储器读取一系列界面驱动指令。依据上述界面驱动指令依序操作储存单元存取界面，用以完成对储存单元的数据存取。本专利技术的实施例提出一种快闪存储器装置的装置，包含储存单元存取界面、寄存器、随机存取存储器以及控制单元。控制单元耦接于寄存器、随机存取存储器与储存单元存取界面之间。控制单元当从寄存器中检测到改变指令来源指示后，从随机存取存储器读取一系列的界面驱动指令；以及依据界面驱动指令依序操作储存单元存取界面，用以完成对储存单元的数据存取。本专利技术的实施例另提出一种数据存取命令执行方法，由被载入于微处理单元中的固件执行，包含下列步骤。写入一系列界面驱动指令至随机存取存储器，而非写入至寄存器。写入改变指令来源指示至寄存器，用以指示控制单元从随机存取存储器中读取界面驱动指令并且据以依序操作储存单元存取界面。【附图说明】图1是依据本专利技术实施例的快闪存储器的系统架构示意图。图2是依据本专利技术实施例的快闪存储器中的储存单元示意图。图3是依据本专利技术实施例的使用填写寄存器的方式写入数据至储存单元的时序图。图4是依据本专利技术实施例的由固件执行的界面驱动指令产生方法的方法流程图。图5是依据本专利技术实施例的界面驱动指令储存示意图。图6是依据本专利技术实施例的由控制单元执行的界面驱动指令执行方法的方法流程图。图7是依据本专利技术实施例的使用随机存取存储器预存界面驱动指令的方式写入数据至储存单元的时序图。【附图标记说明】10快闪存储器的系统架构；110快闪存储器控制器；111处理单元存取界面；112微处理单元；113 寄存器；114随机存取存储器；115 多工器；116控制单元；117储存单元存取界面；120储存单元；121存储器单元阵列；122行解码单元；123列编码单元；124地址单元；125数据缓冲器；310a?31e界面驱动指令；320 数据线；320a写入命令；320b、320c 写入地址；330命令提取致能控制信号；340地址提取致能控制信号；350芯片致能控制信号；360写入致能控制信号；360a、360b 转态信号；S410?S440方法步骤；S610?S65O方法步骤；710a,710b记录于随机存取存储器中的界面驱动指令的起始地址；710c界面驱动指令的数目；71d改变指令来源指示。【具体实施方式】本专利技术提出一种数据存取命令执行方法以及使用该方法的快闪存储器装置，用以降低写入寄存器所需的连续性时间，使得固件可拥有较高的弹性来最佳化多笔数据存取命令。快闪存储器装置可以是安全数字卡(secure digital SD memory card)。图1是依据本专利技术实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含控制单元116，用以从寄存器113或随机存取存储器114取得指令、存取地址、参数、数据或其他相关的信息，并据以对储存单元120进行存取。详细来说，控制单元116通过储存单元存取界面117写入数据到储存单元120中的特定地址，以及从储存单元120中的特定地址读取数据。系统架构10使用数个电子信号来协调控制单元116与储存单元120间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递命令提取致能(command latch enable, CLE)、地址提取致能(address latch enable, ALE)、芯片致能(chip enable, CE)、写入致能(write enable, WE)等控制信号。微处理单元112另可使用处理单元存取界面111通过特定通讯协定与其他电子装置进行通讯，例如，通用序列总线(universal serial bus, USB)、先进技术附着(advanced technology attachment, ΑΤΑ)或其他界面。图2是依据本专利技术实施例的快闪存储器中的储存单元示意图。储存单元120包含由MxN个存储器单元(memory cells)组成的阵列(array) 121,而每一个存储器单元可以包含一或多个单一位准存储器单元(single-level cell, SLC)或三位准存储器单元(triple-level cell, TLC)。快闪存储器可以是 NOR 型快闪存储器(NOR flash memory) >NAND型快闪存储器，或其他种类的快闪存储器。为了正确存取信息，行解码单元122用以选择存储器单元阵列121中特定的行，而列编码单元123用以选择特定行中一定数量的字节的数据作为输出。地址单元124提供特定的行信息给行解码器122，其中定义选择存储器单元阵列121中的特定行的信息。相似地，列解码器123则根据地址单元124提供的列信息，选择存储器单元阵列121的特定行中一定数量的列进行读取或写入操作。从存储器单元阵列121读取出的数据，或欲写入存储器单元阵列121中的数据则储存在数据缓冲器(data buffer)125。于正常状态下，多工器115会被组态为连接寄存器113至控制单元116。控制单元116会周期性地检测寄存器113中是否存在一个新的界面驱动指令，是则据以改变储存单元存取界面117的控制信号、起始或结束储存单元存取界面117的时脉信号、放置数据于储存单元存取界面117的数据线上、读取储存单元存取界面117的数据线上的数据，或是以上操作的任意结合。储存单元存取界面117可采用单倍数据率(single data rate, SDR)或双倍数据率(double data rate, DDR)通讯协定,使储存单元中的控制器(未显示)与控制单元116间能彼此沟通,例如，开放NAND快闪(open NAND flash interface, 0NFI)、双倍数据率开关(DDR toggle)或其他界面。执行于微处理单元112的固件为完成一个由处理单元存取界面111所指示的数据存取指令，可写入一系列的界面驱动指令至寄存器113中，指示控制单元116完成对储存单元存取界面117的操作，例如，读取储存单元120中一段地址的数据、写入数据到储存单元120中的一段地址上、合并储存单元120本文档来自技高网...

【技术保护点】
一种数据存取命令执行方法，由一控制单元执行，包含：当从一寄存器中检测到一改变指令来源指示后，从一随机存取存储器读取一系列界面驱动指令；以及依据上述界面驱动指令依序操作一储存单元存取界面，用以完成对一储存单元的数据存取。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张佑全，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71