一种晶体管级低功耗CMOS AND/XOR门电路制造技术

本发明专利技术公开了一种晶体管级低功耗CMOS AND/XOR门电路，特点是利用两个桥式结构，结合静态CMOS结构电路的优点，由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管构成的PMOS桥式一结构；由第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管构成的NMOS桥式一结构；第四PMOS管和第六PMOS管构成的PMOS桥式二结构；第五NMOS管和第六NMOS管构成的NMOS桥式二结构，避免了短路功耗和亚阈功耗的产生，有效地降低了电路的功耗；本发明专利技术相比其它相同功能的电路，功耗改善量高达15％，功耗延迟积(PDP)的改善量高达31％。

【技术实现步骤摘要】
一种晶体管级低功耗CMOSAND/XOR门电路
本专利技术涉及一种AND/XOR门电路，尤其是涉及一种晶体管级低功耗CMOSAND/XOR门电路。
技术介绍
随着集成电路系统的复杂度和集成度的迅速提高，功耗已成为继速度和面积之后的重要指标。数字逻辑电路既可以用基于“与或非”的传统布尔(TraditionalBoolean，TB)逻辑实现，也可以用“与/异或(AND/XOR)”的Reed-Muller(RM)逻辑实现。相对于TB逻辑，RM逻辑具有以下几个方面的优点：(1)用RM逻辑实现算术运算、奇偶校验函数等逻辑函数比TB逻辑简单得多,如对于一个n变量的奇偶校验器，用TB逻辑实现需要2n个文字，而用RM逻辑则只需要n个文字，这不仅节省硅片面积，而且具有潜在的功耗与速度的优势；(2)RM逻辑具有良好的可测性；(3)RM逻辑电路易于映射到现场可编程门阵列(FiledProgrammableGateArray，FPGA),这是由于在FPGA(如查表FPGA)中，异或门不会导致额外的面积增加。但RM逻辑之所以没有像TB逻辑那样在工业界得到广泛应用，其原因之一是缺乏适合RM逻辑综合的低功耗单元库。近年来，虽然有关于AND/XOR门的研究，但都是采用AND门和XOR/XNOR门级联得到的结构，存在延时长、功耗高等问题。
技术实现思路
本专利技术所要解决的技术问题是提供一种在保证具有正确逻辑功能的前提下，延时短、功耗低、功耗延迟积(PDP)小的晶体管级低功耗CMOSAND/XOR门电路。本专利技术解决上述技术问题所采用的技术方案为：一种晶体管级低功耗CMOSAND/XOR门电路，由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管组成，所述的第一PMOS管的源极和所述的第四PMOS管的源极并接于电源输入端，所述的第一PMOS管的栅极与第二输入信号的反相信号连接，所述的第三PMOS管的栅极与第一输入信号的反相信号连接，所述的第四PMOS管的栅极与第三输入信号的反相信号连接，所述的第三PMOS管的源极与所述第一PMOS管的漏极及所述的第二PMOS管的源极并接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极及所述的第六PMOS管的源极并接，所述的第二PMOS管的栅极与第二输入信号连接，所述的第五PMOS管的栅极与第三输入信号连接，所述的第六PMOS管的栅极与第一输入信号连接，所述第一NMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极与所述的第二PMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极并接于输出端，所述的第一NMOS管的栅极与第二输入信号的反相信号连接，所述的第五NMOS管的栅极与第三输入信号的反相信号连接，所述的第六NMOS管的栅极与第一输入信号的反相信号连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极、所述的第三NMOS管的源极并接，所述的第二NMOS管的栅极与第二输入信号连接，所述的第三NMOS管的栅极与第一输入信号连接，所述的第四NMOS管的栅极与第三输入信号连接，所述的第二NMOS管的源极与所述的第五NMOS管的源极并接于地，所述的第三NMOS管的漏极、所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第六NMOS管的源极并接。与现有技术相比，本专利技术的优点在于利用两个桥式结构，结合静态CMOS结构电路的优点，提出了一种晶体管级的桥式静态CMOS结构的AND/XOR门电路，通过HSPICE仿真验证，本专利技术的电路具有正确的逻辑功能。其中桥式结构一的组成如下：由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管构成的PMOS桥式一结构；由第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管构成的NMOS桥式一结构；在桥式一结构中，对于两组输出取值相同，输入信号有且只有一位相同，另外两位都互为相反数。桥式结构二由以下组成：第四PMOS管和第六PMOS管构成的PMOS桥式二结构；第五NMOS管和第六NMOS管构成的NMOS桥式二结构；在桥式二结构中，对于两组输出取值相同，输入信号有且只有两位相同，另外一位取值无论是0还是1都不影响相应的逻辑功能。并且每一组逻辑仅仅对应一路管子导通，输出节点电压全摆幅，而其它的管子处于完全断开的状态，从而避免了短路功耗和亚阈功耗的产生，有效地降低了电路的功耗；而且电路结构对称，便于版图的布局；另外，由于现有的设计都是由CMOS与非门和各种经典的XOR门级联得到，而本专利技术是基于晶体管级的设计，更加丰富了AND/XOR门的种类。在HSPICE仿真环境下，采用55nmCMOS工艺，PMOS管子尺寸取240nm/60nm，NMOS管子尺寸取120nm/60nm，电源电压取VDD＝1.2V，对本专利技术的电路图1首先进行逻辑功能验证，仿真结果如图4所示，其中VA、VB和VC是三个输入信号，VOUT是输出信号，结果表明本专利技术的电路具有正确的逻辑功能。然后在1GHz频率下对本专利技术的电路和由CMOS与非门与经典的XOR门级联得到的电路进行仿真比较，图6给出了相应的性能对照表。从对照表中可以明显看到，本专利技术的性能优于其它相同功能的电路，功耗改善量高达15％，功耗延迟积(PDP)的改善量高达31％。附图说明图1为本专利技术的晶体管级桥式静态CMOS的AND/XOR门电路结构示意图；图2为AND/XOR门电路的逻辑真值表；图3为输出信号Y＝0和Y＝1时分别对应的输入信号ABC的情况表；图4为本专利技术的AND/XOR门电路的逻辑仿真波形示意图；图5为桥式电路的示意图；图6为本专利技术的电路和由CMOS与非门与经典的XOR门级联得到的电路仿真性能对照表。具体实施方式以下结合附图实施例对本专利技术作进一步详细描述。如图1所示，一种晶体管级低功耗CMOSAND/XOR门电路，由第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6组成，第一PMOS管P1的源极和第四PMOS管P4的源极并接于电源输入端VDD，第一PMOS管P1的栅极与第二输入信号B的反相信号连接，第三PMOS管P3的栅极与第一输入信号A的反相信号连接，第四PMOS管P4的栅极与第三输入信号C的反相信号连接，第三PMOS管P3的源极、第一PMOS管P1的漏极、第二PMOS管P2的源极并接，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的源极及第六PMOS管P6的源极并接，第二PMOS管P2的栅极与第二输入信号B连接，第五PMOS管P5的栅极与第三输入信号C连接，第六PMOS管P6的栅极与第一输入信号A连接，第一NMOS管N1的漏极、第四NMOS管N4的漏极、第六NMOS管N6的漏极与第二PMOS管P2的漏极、第五PMOS管P5的漏极、第六PMOS管P6的漏极并接于输出端Y本文档来自技高网...

【技术保护点】
一种晶体管级低功耗CMOS AND/XOR门电路，其特征在于由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管组成，所述的第一PMOS管的源极和所述的第四PMOS管的源极并接于电源输入端，所述的第一PMOS管的栅极与第二输入信号的反相信号连接，所述的第三PMOS管的栅极与第一输入信号的反相信号连接，所述的第四PMOS管的栅极与第三输入信号的反相信号连接，所述的第三PMOS管的源极与所述第一PMOS管的漏极及所述的第二PMOS管的源极并接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极及所述的第六PMOS管的源极并接，所述的第二PMOS管的栅极与第二输入信号连接，所述的第五PMOS管的栅极与第三输入信号连接，所述的第六PMOS管的栅极与第一输入信号连接，所述第一NMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极与所述的第二PMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极并接于输出端，所述的第一NMOS管的栅极与第二输入信号的反相信号连接，所述的第五NMOS管的栅极与第三输入信号的反相信号连接，所述的第六NMOS管的栅极与第一输入信号的反相信号连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极、所述的第三NMOS管的源极并接，所述的第二NMOS管的栅极与第二输入信号连接，所述的第三NMOS管的栅极与第一输入信号连接，所述的第四NMOS管的栅极与第三输入信号连接，所述的第二NMOS管的源极与所述的第五NMOS管的源极并接于地，所述的第三NMOS管的漏极、所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第六NMOS管的源极并接。...

【技术特征摘要】
1.一种晶体管级低功耗CMOSAND/XOR门电路，其特征在于由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管组成，所述的第一PMOS管的源极和所述的第四PMOS管的源极并接于电源输入端，所述的第一PMOS管的栅极与第二输入信号的反相信号连接，所述的第三PMOS管的栅极与第一输入信号的反相信号连接，所述的第四PMOS管的栅极与第三输入信号的反相信号连接，所述的第三PMOS管的源极与所述第一PMOS管的漏极及所述的第二PMOS管的源极并接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极及所述的第六PMOS管的源极并接，所述的第二PMOS管的栅极与第二输入信号连接，所述的第五PMOS管的栅极与第三输入信号连接，所...

【专利技术属性】
技术研发人员：夏银水，梁浩，阳媛，王伦耀，黄春蕾，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33