本发明专利技术公开了一种基于HVNMOS耐正负高压的端口ESD结构及其等效电路，端口ESD结构包括第一NBL掩埋层、第二NBL掩埋层、与电源连接的第一N+有源区、第二N+有源区、第三N+有源区、第四N+有源区和第一N阱、第二N阱、第三N阱、第四N阱；以第一P+有源区、第二P+有源区为接触的第一P阱；以第三P+有源区、第四P+有源区为接触的第二P阱；接GND的第五P+有源区。等效电路包括第一MOS管N1和第二MOS管N2；第一MOS管N1的栅极与第二MOS管N2的栅极连接，第一MOS管N1的源极与第二MOS管N2的源极连接，第一MOS管N1的源极还与第一MOS管N1的栅极连接，第一MOS管N1的漏极连接至端口PAD，第二MOS管N2的漏极接地。本发明专利技术具有耐正负高压特性的同时，也能满足ESD防护要求。
【技术实现步骤摘要】
本专利技术属于半导体工艺领域，更具体地，涉及一种基于HVNMOS耐正负高压的端口ESD结构及其等效电路。
技术介绍
随着半导体工艺尺寸的缩小，器件工作电压与击穿电压的差距越来越小，集成电路的静电泄放(ESD)问题越来越显著。通常情况下IC端口的工作电压在OV和电源电压之间，从而端口的ESD结构也只需要保证端口电压在OV和电源电压之间时ESD器件没有漏电流。而在一些接口芯片中会出现端口电压高于电源电压或者低于零电位的负压，此时的ESD结构就要保证可以承受端口的正负高压，同时满足ESD等级要求。但目前ESD防护的设计主要针对耐高压的要求，对耐正负压能力的设计基本没有涉及。没有耐正负高压端口 ESD防护，接口芯片在系统应用时是很难满足ESD防护要求的。
技术实现思路
针对现有技术的以上缺陷或改进需求，本专利技术提供了一种基于HVNMOS耐正负高压的端口 ESD装置，其目的在于使得信号端口 ESD结构具有耐正负高压特性的同时也能满足ESD防护设计要求，由此解决现有技术中没有耐正负高压端口 ESD防护的技术问题。本专利技术提供了一种基于HVNMOS耐正负高压的端口 ESD结构，包括第一 NBL掩埋层、第二 NBL掩埋层、与电源连接的第一 N+有源区、第二 N+有源区、第三N+有源区、第四N+有源区和第一 N阱、第二 N阱、第三N阱、第四N阱；以第一 P+有源区、第二 P+有源区为接触的第一 P阱；以第三P+有源区、第四P+有源区为接触的第二 P阱；接GND的第五P+有源区；应用时，第五N+有源区接端口 PAD，栅氧和有源区与栅氧和有源区接到一起，N+有源区接地。本专利技术还提供了一种基于上述的端口 ESD结构的等效电路，包括:第一 MOS管NI和第二 MOS管N2 ;所述第一 MOS管NI的栅极与所述第二 MOS管N2的栅极连接，所述第一MOS管NI的源极与所述第二 MOS管N2的源极连接，所述第一 MOS管NI的源极还与所述第一MOS管NI的栅极连接，所述第一 MOS管NI的漏极连接至端口 PAD，所述第二 MOS管N2的漏极接地。其中，由栅氧和N型区域为漏极，以N+有源区为源极，以第一 P阱、PBAS为衬底构成第一 HVNMOS结构；由栅氧和N型区域为漏极，N+有源区为源极，P阱、PBAS为衬底构成第二HVNMOS 结构。其中，当端口 PAD对GND之间的电压满足ESD正向触发条件时，当端口电压达到P阱与N-扩散区之间二极管的击穿电压，第一 MOS管NI的漏端与P阱之间二极管被击穿，漏端、衬底和源端构成的三极管导通泄放ESD电流，通过第二 MOS管N2中正偏的衬底和漏端二极管到GND ；当端口 PAD对GND之间的电压满足ESD负向触发条件时，当端口电压的绝对值大于P阱与N-扩散区之间二极管击穿电压时，第二 MOS管N2的漏端与P阱之间二极管被击穿，漏端、衬底和源端构成的三极管导通泄放ESD电流，通过所述第一 MOS管NI中正偏的衬底和漏端二极管到端口 PAD。本专利技术具有耐正负高压特性的同时，也能满足ESD防护要求。【附图说明】图1是现有技术提供的ESD器件的剖面图。图2是现有技术提供的ESD器件的等效电路原理图。图3是本专利技术实施提供的基于HVNMOS耐正负高压的端口 ESD装置的剖面结构示意图。图4是本专利技术实施例提供的基于HVNMOS耐正负高压的端口 ESD装置的等效电路原理图。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。本专利技术提供了一种基于HVNMOS (High Voltage NM0S)耐正负高压的端口 ESD装置，该装置具有耐正负高压特性的同时，也能满足ESD防护设计要求。目前的高压端口有多种ESD结构，其中一种结构的剖面图如图1所示，其等效电路如图2所示。该结构包括P型衬底(PSUB)1，N型掩埋层2通过N阱3和19、N+有源区4和18接电源的构成隔离环，接地的P+有源区5和17、P阱6、PBASE区7和16，接电源的栅氧10和14，接到端口的N+有源区12、N型漂移区匪11、13、轻掺杂的N-扩散区9。在应用时，该结构即可看成由HVNMOS构成的GGNMOS结构。当端口电压大于OV小于N-扩散区9与P阱6的结击穿电压时，GGNMOS只有极小的漏电流；端口对GND在ESD正向触发条件下，端口电压达到N-扩散区9与P讲6的结击穿电压后，该寄生二极管被击穿，ESD电流流到P阱衬底使衬底电位提高，由源端N-扩散区9、P阱6和N+有源区8构成的寄生NPN三极管导通，ESD电流由此泄放到GND ；PAD对GND在ESD负向触发条件下，P阱与N-扩散区形成的二极管正向导通放电，ESD电流从端口流走。但是若端口正常工作电压会为负压，这种ESD结构在正常工作是就会造成GND和PAD之间的漏电，从而影响芯片正常工作。本专利技术可以支持端口工作在正负压状态，同时有良好的ESD能力。其剖面结构如图3所示。该结构包括NBL掩埋层2、38，接电源的N+有源区4、18、21、36和N阱3、19、22、37，分别以P+有源区5、17和23、34为接触的P阱6、35，由栅氧10、14和N型区域11 (NM)、12 (N+)、13 (NM)、9 (N-)为漏极，N+有源区8和15为源极，P阱6、PBAS7和16为衬底构成的HVNMOS (即图 4 中的 NI)，由栅氧 27、31 和 N型区域 28 (NM)、29 (N+)、30 (NM)、26 (N-)为漏极，N+有源区25和32为源极，P阱35、PBAS24和33为衬底构成的HVNMOS(即图4中的N2)，以及接GND的P+有源区20。在应用时，有源区12接端口，栅氧10、14和有源区5、8、15、17与栅氧27、31和有源区23、25、32、34接到一起，N+有源区29接地。端口对GND在ESD正向触发条件下，当端口电压达到P阱与N-扩散区之间二极管的击穿电压，图4中NI的漏端与P阱之间二极管被击穿，漏端、衬底和源端构成的三极管导通泄放ESD电流，通过N2中正偏的衬底和漏端二极管到GND，避免ESD正向电流流进内部电路造成损伤；端口对GND在ESD负向触发条件，当电压的绝对值小于P阱与N-扩散区之间二极管击穿电压时，该结构的漏电流忽略不计，当电压的绝对值大于P阱与N-扩散区之间二极管击穿电压时，图4中N2的漏端与P阱之间二极管被击穿，漏端、衬底和源端构成的三极管导通泄放ESD电流，通过NI中正偏的衬底和漏端二极管到PAD，避免ESD负向电流流进内部电路造成损伤。即该结构支持的端口正常工作电压在负的P阱与N-扩散区结击穿电压到正的P阱与N-扩散区结击穿电压之间，在搭配内部电路使用时，内部器件或结构的击穿电压绝对值要大于P阱与N-扩散区结击穿电压，并留一定余量。本专利技术采用典型的BCDM0S0.5um的工艺，支持的端口电压范围-31V?30V，ESD能力 4000V。本领域的技术人员容易理解，以上所述仅为本专利技术的较佳实施例而已，并不用以限制本本文档来自技高网...
【技术保护点】
一种基于HVNMOS耐正负高压的端口ESD结构，其特征在于，包括第一NBL掩埋层(2)、第二NBL掩埋层(38)、与电源连接的第一N+有源区(4)、第二N+有源区(18)、第三N+有源区(21)、第四N+有源区(36)和第一N阱(3)、第二N阱(19)、第三N阱(22)、第四N阱(37)；以第一P+有源区(5)、第二P+有源区(17)为接触的第一P阱(6)；以第三P+有源区(23)、第四P+有源区(34)为接触的第二P阱(35)；接GND的第五P+有源区(20)；应用时，第五N+有源区(12)接端口PAD，栅氧(10、14)和第一P+有源区(5)、第八N+有源区(8)、第九N+有源区(15)、第二P+有源区(17)与栅氧(27、31)和第三P+有源区(23)、第六N+有源区(25)、第七N+有源区(32)、第四P+有源区(34)接到一起，N+有源区(29)接地。
【技术特征摘要】
【专利技术属性】
技术研发人员：杜明，彭首春，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44
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