一种栅跟随输入输出电路制造技术

本发明专利技术适用于集成电路领域，提供了一种栅跟随输入输出电路；其中，所述栅跟随输入输出电路具有输入输出端，包括输出前级驱动电路、输出级电路、输入级电路以及静电释放电路，还包括浮动偏置电路和栅跟随电路；从而，当集成芯片处于接收模式时，栅跟随电路实时跟踪输入输出端的电压变化，调整向浮动偏置电路输出的控制信号，进而浮动偏置电路调整所述MOS管的衬底的电压，有效地减少了漏电流的持续时间。

【技术实现步骤摘要】

本专利技术属于集成电路领域，尤其涉及一种栅跟随输入输出电路。
技术介绍
随着集成电路的飞速发展，元器件之间的间隔尺寸逐渐缩小，同时，集成电路的工作电压也不断降低，降低了集成芯片的功耗。但是，某些低电压工作的集成芯片的外围电路或外围芯片需要在较高电压下工作；为了满足不同电压工作的芯片与电路之间能够正常通信，CMOS工艺下的集成芯片必须解决输入输出(Input/Output，I/O)管脚的电压兼容性问题。传统的CMOS工艺制作的I/O电路已不再适用于混合电压系统，当I/O管脚处的外部电压高于芯片内部电压时，会导致栅氧化层可靠性问题、热载流子退化以及泄漏电流等。传统的CMOS工艺制成的集成芯片所包含的I/O电路如图1所示，其中，前级驱动电路包括使能端EN、输出接入端Dout、第一输出端POl以及第二输出端P02 ;其中，1/0电路在3.3V的电源VDD电压下工作，当集成芯片包含的1/0电路处于接收模式时，为了关闭上拉PMOS管和下拉NMOS管，前级驱动电路必须产生如图1所示的偏置电压，即前级驱动电路的第一输出端POl向上拉PMOS管的栅极提供3.3V电压，前级驱动电路的第二输出端P02向下拉NMOS管的栅极提供OV电压。同时,若输入输出端PAD上的输入信号的电压(例如5V)高于3.3V时，上拉PMOS管的漏端与衬底之间寄生的PN结正偏，构成泄漏电流通路，形成输入输出端PAD到衬底的泄漏电流Ileak ;同时，上拉PMOS管的衬底与3.3V的电源VDD之间的电压差为1.7V，形成衬底向3.3V的电源VDD的反向沟道漏电流，进而形成输入输出端PAD到3.3V的电源VDD的漏电流。与此同时，下拉NMOS管和输入级电路中MOS器件会因其栅极电压过高而产生泄漏电流甚至被击穿。现有技术中，为解决上述问题提供了两种方法，包括:第一种，采用厚栅工艺；第二种，N阱片外偏置的方法。对于第一种方法，由于厚栅器件可以承受较高的栅电压，通过片外提供较高的N阱偏置电压，可有效确保上拉PMOS管的漏端与衬底之间寄生PN结反偏，虽然设计方法简单，但是其设计成本较高。对于第二种方法，通过在N阱片外增加额外的芯片管脚以提供偏执电压，保持该偏置电压高于片内的电源电压，可有效提高PMOS管的偏执电压阈值。因此，现有的上述两种方法提供的1/0电路均没有考虑输入输出端PAD电压变化瞬间对集成芯片及外围电路造成的影响；从而，N阱电位跟随输入输出端PAD电压变化的速度缓慢，在N阱电位上升至输入输出端PAD的电压之前需要经过较长一段时间，该1/0电路仍存在电流泄漏等问题。尤其在输入输出端PAD上的电压变化频率较高时，这一问题表现得更为严重。
技术实现思路
本专利技术的目的在于提供一种栅跟随输入输出电路，以解决现有技术没有考虑输入输出端PAD的电压变化瞬间对集成芯片及外围电路造成的电流泄漏问题。—方面,本专利技术提供一种栅跟随输入输出电路,具有输入输出端，包括输出前级驱动电路、输出级电路、输入级电路以及静电释放电路4，还包括:浮动偏置电路，与输出级电路包含的MOS管的衬底连接，当所述输入输出端为接收模式时，调整所述MOS管的衬底的电压以防止产生所述输入输出端向所述MOS管的衬底的漏电流；栅跟随电路，输入端接输出级电路的输出端和所述输入输出端，第一控制端和第二控制端分别接所述浮动偏置电路的受控端和所述输出级电路的受控端，输出端和保护信号端分别接所述输入级电路的输入端和所述静电释放电路4的受控端，当所述输入输出端为接收模式，且所述输入输出端接入的电信号从高电压变化至低电压时，对所述输入输出端接入的、具有高电压的电信号进行放电，根据放电时或放电后的电信号的电压控制所述浮动偏置电路调整所述MOS管的衬底的电压。本专利技术的有益效果:通过在集成芯片中添加栅跟随电路和浮动偏置电路，当集成芯片处于接收模式时，栅跟随电路实时跟踪输入输出端的电压变化，调整向浮动偏置电路输出的控制信号，进而浮动偏置电路调整所述MOS管的衬底的电压；其中，当输入输出端的电压从高电压变为低电压时，提高栅跟随电路提供了放电电路以快速放电，进而跟随输入输出端的电压变化，调整向浮动偏置电路输出的控制信号以调整所述MOS管的衬底的电压，有效地减少了漏电流的持续时间。【附图说明】为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术
技术介绍
提供的包含I/O电路的集成芯片的示意图；图2是本专利技术实施例提供的栅跟随输入输出电路的组成结构图；图3是本专利技术实施例提供的栅跟随输入输出电路的电路图。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。为了说明本专利技术所述的技术方案，下面通过具体实施例来进行说明。图2示出了本专利技术实施例提供的栅跟随输入输出电路的组成结构，为了便于说明，仅示出了与本专利技术实施例相关的部分，详述如下。一种栅跟随输入输出电路，具有输入输出端，包括输出前级驱动电路、输出级电路3、输入级电路以及静电释放电路4，还包括:浮动偏置电路2，与输出级电路3包含的MOS管的衬底连接，当所述输入输出端为接收模式时，调整所述MOS管的衬底的电压以防止产生所述输入输出端向所述MOS管的衬底的漏电流；栅跟随电路1，输入端接输出级电路3的输出端和所述输入输出端，第一控制端和第二控制端分别接所述浮动偏置电路2的受控端和所述输出级电路3的受控端，输出端和保护信号端分别接所述输入级电路的输入端和所述静电释放电路4的受控端，当所述输入输出端为接收模式，且所述输入输出端接入的电信号从高电压变化至低电压时，对所述输入输出端接入的、具有高电压的电信号进行放电，根据放电时或放电后的电信号的电压控制所述浮动偏置电路2调整所述MOS管的衬底的电压。需要说明的是，所述集成芯片包括输入输出端PAD、使能端EN、输出信号接收端Dout以及信号输出端(包含在输入级电路中，未示出)。当需要通过集成芯片以电信号格式输出数据时，向使能端EN输入低电平信号以使集成芯片的输入输出端PAD进入输出模式，集成芯片从输出信号接收端Dout接收信号，该信号经过输出前级驱动电路以及输出级电路3后,通过所述输入输出端PAD向负载电路输出。在本实施例中，仅针对向使能端EN输入高电平信号，进而输出前级驱动电路第一输出端POl输出高电平(根据集成芯片的设计而定，例如:3.3V)，所述输出前级驱动电路的第二输出端P02输出低电平(根据集成芯片的设计而定，例如:0V);进而，输入级电路中的第二 PMOS管MP2以及第二 NMOS管丽2均截止，所述集成芯片的所述输入输出端PAD进入接收模式。在接收模式下，由于从所述输入输出端PAD输入的电信号的电压可能大于为所述集成芯片供电的电源电压(电源OVDD的电压)，为避免形成所述输入输出端PAD向所述输出级电路3中包含的MOS管的衬底的漏电流(尤其是:PN结正偏，形成的所述输入输出端PAD向PMOS本文档来自技高网...

【技术保护点】
一种栅跟随输入输出电路，具有输入输出端，包括输出前级驱动电路、输出级电路、输入级电路以及静电释放电路，其特征在于，还包括：浮动偏置电路，与输出级电路包含的MOS管的衬底连接，当所述输入输出端为接收模式时，调整所述MOS管的衬底的电压以防止产生所述输入输出端向所述MOS管的衬底的漏电流；栅跟随电路，输入端接输出级电路的输出端和所述输入输出端，第一控制端和第二控制端分别接所述浮动偏置电路的受控端和所述输出级电路的受控端，输出端和保护信号端分别接所述输入级电路的输入端和所述静电释放电路的受控端，当所述输入输出端为接收模式，且所述输入输出端接入的电信号从高电压变化至低电压时，对所述输入输出端接入的、具有高电压的电信号进行放电，根据放电时或放电后的电信号的电压控制所述浮动偏置电路调整所述MOS管的衬底的电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴志远，胡伟平，康海容，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44