通过用于3D集成电路的衬底背部连结件的闩锁抑制和衬底噪声耦合降低制造技术

粗略描述的一种集成电路器件具有完全穿过衬底延伸的导体，其在一端被连接至衬底的顶侧表面并且在另一端被连接至衬底的背侧表面。在各种实施例中，导体与在衬底的背侧上的所有RDL导体绝缘，和/或与3D集成电路结构中的任何下方相邻的芯片上的所有导体和器件特征绝缘。还描述了制造方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及3D集成电路，并且更特别地涉及用于抑制闩锁(latch-up)和噪声耦合的结构与方法。
技术介绍
典型的CMOS电路包括布置成形成平面或多栅极MOS晶体管的N型区域和P型区域。彼此相邻的相反传导性类型的区域典型地形成寄生pn结和双极型晶体管结构。虽然通常是反向偏置，但也可能发生这些结构变成正向偏置的状况。当发生该情况时，正反馈回路接着发生，这提供了从正供应电压到接地的低电阻电流路径，由此干扰了电路的正常运转，并且在严重的情况下，通过热损伤而将芯片毁坏。图1是示出了包括与NMOS晶体管112相邻的PMOS晶体管110的典型CMOS布置的示意图。这样的接近在CMOS器件中是常见的。PMOS晶体管110包括由沟道区域120横向地分开的两个重掺杂P+扩散区域116和118。栅极堆叠122覆盖在沟道区域120上。两个P+扩散区域116和118形成在N阱124的内部，该N阱124自身是形成在轻掺杂P-衬底114内部的N掺杂区域。也形成在N阱124内的是重掺杂N+扩散125，也称作阱连结件(well tie)或接触焊盘(contact pad)，用于将N阱124连接至VDD。NMOS晶体管112包括由沟道区域130横向地分开的两个重掺杂N+型扩散区域126和128。栅极堆叠132覆盖在沟道区域130上。两个N+扩散区域126和128直接形成在P-衬底114中。与N+扩散区域126和128中的一个紧密接近地也形成在衬底中的是重掺杂P+扩散区域135，也称作衬底连结件或接触焊盘，用于将P-衬底114连接至接地。其它CMOS布置也是常见的，包括也包括了NMOS晶体管112形成于其中的轻掺杂P-阱的那些。图1的布置是用于说明闭锁问题，但应该理解的是很多其它布置也遭遇同样的问题。叠加在图1的CMOS图上的是示意性地图示了由CMOS布置形成的各种PN结所形成的双极型晶体管的电路。特别地，PNP晶体管Q1由充当发射极E1的P+扩散116或118中的一个、充当基极B1的N阱124和充当集电极C1的P-衬底114形成。同时，N阱124充当NPN晶体管Q2的集电极C2，利用P-衬底114充当基极B2，并且利用N+区域126或128中的一个充当集电极E2。PNP晶体管Q1的基极B1被连接至NPN晶体管Q2的集电极C2，并且NPN晶体管Q2的基极被连接至PNP晶体管Q1的集电极C1。晶体管Q1的基极B1通过N阱124的电阻Rw被连接至N+扩散125，并且晶体管Q2的基极B2通过衬底电阻Rs被连接至P+扩散135。图2是重新布置以竖直示出的图1的示意性电路图。可以看出，只要两个双极型晶体管Q1和Q2不是正向偏置，电流就不会流过电路。然而，若干状况都可以触发闭锁，包括噪声，其有时可能在晶体管中的一个的基极处感应出充分的电流，时间长到足以使其它晶体管正向偏置，由此起动反馈回路。数个技术已经被设想用于降低或消除闭锁敏感性，在沃尔夫发表的用于VLSI时代的硅处理的第II卷工艺集成第400页至419页(1990)(Silicon Processing for the VLSI Era,Vol.II,Process Integration,pp.400-419(1990))中讨论了其中的一些，该文章通过引用合并于此。用于降低或消除闭锁敏感性的一个常见技术是将衬底的背侧连接至接地。参见图1，如果衬底连结件135也被连接至接地，则可以看出，该技术提供了与衬底电阻Rs并联的低电阻电流路径，有效地使其短路。NPN晶体管Q2的基极B2因此被有效地连接至其发射极E2并且晶体管不能导通。图3(由图3A和图3B构成)图示了在典型引线框架封装中Rs的短路通常是如何实现的。图3A是示出裸片310的封装的截面图，并且图3B是图3A的结构的角部322的放大俯视图。如图3A所示，裸片310在其背侧利用导电裸片附接粘合剂312被附接至金属引线框架焊盘314。引线框架还包括穿过环氧树脂模制封装材料318延伸出去的用于外部电连接的若干金属引线316。引线316中的一些(例如引线316A)被连接至引线框架焊盘314以使封装的外部接地，并由此将裸片310的背侧连接至接地。引线316中的其它引线被连接至芯片的顶侧上的各种I/O和功率焊盘(图3B中的324)。另外，图3B还图示了键合焊盘324中的一些(例如324A)被利用相应的键合接线320A直接连接(“向下键合”)至引线框架焊盘314。这些键合焊盘324A形成在诸如135等的重掺杂P+接触焊盘(图1)上并且与其连接。因为如之前所述裸片的背侧通过传导性裸片附接材料312也被连接至引线框架焊盘314，所以可以看出，形成了将P+接触焊盘135电连接至衬底裸片310的背侧的非常低的电阻传导性路径，由此使衬底电阻Rs短路(图1)。在Rs短路的状态下，流过PNP晶体管Q1的瞬态电流可以将NPN晶体管Q2上的基极-集电极电压充分增加以使其导通的情况变得不太可能。结果，闭锁状况的可能性不大。近年来，随着集成电路密度的增加，制造商已开始开发在彼此的顶部上堆叠两个或更多裸片的封装结构。来自一个芯片的顶表面的信号和电源线被利用硅通孔(TSV)穿过芯片的本体到达下方的芯片。TSV是从顶侧表面至背侧表面穿过芯片全程延伸的传导性立柱，在此其可以将穿过金属的凸块接触(bump contact)连接至在下方相邻的芯片的顶侧表面上的导体。TSV中的导体典型地是铜或诸如TiW等的另一金属，并且典型地通过电介质或其它阻挡材料沿着其整个长度与衬底隔离。在顶侧上，普通的金属互连将TSV导体的顶端连接至电路部件。芯片的背侧表面被用诸如氧化物等的绝缘体涂敷，并且打开通孔以使TSV导体的底端暴露。一层或多层的金属互连(称作RDL(再分布层)导体)形成在背侧以使来自TSV导体的底端的信号和功率电性地路由至用于与下方相邻的芯片上的适当的凸块接触匹配所需的位置。堆叠中的底部芯片通常通过在背侧上连接至球栅阵列(BGA)的TSV而被连接至外部电路。芯片的整体堆叠在本文中有时被称作三维集成电路(3DIC)。3DIC技术带来了针对用于抑制闭锁的已知技术的若干问题。首先，因为在制造非常深的TSV时的困难，所以3DIC中使用的芯片衬底典型地从背侧开始被显著地减薄至仅大约50微米的厚度。参见图1，可以看出更薄的衬底使通过衬底到P+衬底接触焊盘135的电流路径显本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：第一半导体衬底，具有相对的顶侧表面和背侧表面；和第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点并且在第二端被电连接至所述第一衬底的背侧表面上的第二点。

【技术特征摘要】
【国外来华专利技术】2012.08.31 US 13/601,3941.一种集成电路器件，包括：
第一半导体衬底，具有相对的顶侧表面和背侧表面；和
第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端
被电连接至所述第一衬底的顶侧表面上的第一点并且在第二端被电
连接至所述第一衬底的背侧表面上的第二点。
2.根据权利要求1所述的器件，其中所述第一衬底包括在所述
第一衬底的顶侧表面处的p型轻掺杂衬底和p型重掺杂接触焊盘，
其中所述第一点在所述p型重掺杂接触焊盘上。
3.根据任一前述权利要求所述的器件，进一步包括：
绝缘层，在所述第一衬底的所述背侧表面上，所述绝缘层具有使
所述第一导体的所述第二端和所述第一衬底的在其背侧上的特定区
域两者都暴露的开口；和
在所述开口中的传导性材料，将所述第一导体的所述第二端与所
述特定区域电连接。
4.根据任一前述权利要求所述的器件，进一步包括：
附加的TSV，穿过所述第一衬底；
绝缘层，在所述第一衬底的所述背侧表面上；和
多个RDL导体，在所述绝缘层的所述背侧上，
其中所述附加的TSV通过所述绝缘层中的过孔被电连接至所述
RDL导体中的一个，并且
所述第一导体未连接至所述第一衬底的所述背侧上的任何RDL
导体。
5.根据任一前述权利要求所述的器件，进一步包括：
另外的TSV，穿过所述第一衬底；和
附加的集成电路芯片，位于所述绝缘层的所述背侧上，
其中所述另外的TSV被电连接至所述附加的集成电路芯片上的
导体；并且
所述第一导体与在所述附加的集成电路芯片上的所有导体绝缘。
6.根据任一前述权利要求所述的器件，其中所述第一导体沿其
整个长度与所述第一衬底绝缘。
7.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和
形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第
一端被电连接至所述第一衬底的顶侧表面上的第一点并且在第二端
被电连接至所述第一衬底的背侧表面上的第二点。
8.根据权利要求7所述的方法，其中所述形成第一导体的步骤
包括以下步骤：
在所述第一衬底的所述背侧表面上形成绝缘层；
开设使所述第一导体的所述第二端和所述第一衬底的在其背侧
上的特定区域两者都暴露的过孔；和
在所述过孔中形成将所述第一导体的所述第二端与所述特定区
域电连接的传导性材料。
9.根据权利要求7至8中的任一项所述的方法，进一步包括以
下步骤：
形成穿过所述第一衬底的附加的TSV；
形成在所述衬底的所述背侧上的多个RDL导体；
将所述附加的TSV电连接至所述RDL导体中的一个；和
使所述第一导体与在所述衬底的所述背侧上的所有RDL导体绝
缘。
10.根据权利要求7至9中的任一项所述的方法，进一步包括以
下步骤：
形成穿过所述第一衬底的另外的TSV；和
提供位于所述第一半导体衬底的所述背侧上的附加的半导体衬
底，
将所述另外的TSV电连接至所述附加的衬底上的导体；和
使所述第一导体与在所述附加的衬底上的所有导体绝缘。
11.根据权利要求7至10中的任一项所述的方法，进一步包括
使所述第一导体沿其整个长度与所述第一衬底绝缘。
12.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和
形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第
一端被电连接至所述第一衬底的顶侧表面上的第一点；和
形成在所述绝缘层的所述背侧上的多个RDL导体；和
使所述第一导体与在所述第一衬底的所述背侧上的所有RDL导
体绝缘。
13.根据权利要求12所述的方法，进一步以下步骤：
形成穿过所述第一衬底的附加的TSV；和
将所述附加的TSV电连接至所述RDL导体中的一个。
14.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；
形成...

【专利技术属性】
技术研发人员：J·卡瓦，V·莫洛兹，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国;US