用于堆叠的CMOS器件的连接技术制造技术

一种堆叠的集成电路包括垂直连接在一起的多层。多层水平连接结构被制造于层的衬底内。从衬底之上观察时水平连接结构的层具有不同的图案。本发明专利技术还涉及用于堆叠的CMOS器件的连接技术。

【技术实现步骤摘要】

本专利技术涉及用于堆叠的CMOS器件的连接技术。
技术介绍
堆叠CMOS芯片是一种具有多个垂直堆叠且共享一个封装件的器件层的集成电路。堆叠CMOS芯片将芯片结构延伸至三维并且增加可以“挤压”到给定的足迹(footprint)内的CMOS器件的数目。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种半导体集成电路(IC)，包括：第一器件层，具有位于第一衬底内的第一层间水平互连结构，以及第二器件层，通过所述第一层间水平互连结构电连接至所述第一器件层，其中，所述第一层间水平互连结构包括具有不同图案的第一导电层和第二导电层。在上述IC中，其中，所述第一层间水平互连结构包括：设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂直连接元件，以及设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，其中，所述第一水平层通过所述第一垂直连接元件电连接至所述第二器件层的器件。在上述IC中，其中，所述第一层间水平互连结构包括：设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂直连接元件，以及设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，其中，所述第一水平层通过所述第一垂直连接元件电连接至所述第二器件层的器件；其中，所述第二器件层还包括布置在所述第二器件层的器件上方的电互连结构，所述电互连结构具有与所述第一垂直连接元件连接的上表面。在上述IC中，其中，所述第一层间水平互连结构包括：设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂直连接元件，设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，以及设置在第一衬底中、所述第一水平层之上并且通过所述第一垂直连接元件和所述第一水平层电连接至所述第一器件的第二水平层。在上述IC中，其中，所述第一层间水平互连结构包括：设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂直连接元件，设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，以及设置在第一衬底中、所述第一水平层之上并且通过所述第一垂直连接元件和所述第一水平层电连接至所述第一器件的第二水平层；还包括：设置在所述第一衬底中并且将所述第一水平层电连接至所述第二水平层的第二垂直连接元件。在上述IC中，其中，其中，所述第一层间水平互连结构还包括：位于所述第一衬底中并且与所述第二导电层平行或者垂直布置的第三导电层。在上述IC中，其中，还包括通过第二层间水平互连结构与所述第一器件层电连接的第三器件层。在上述IC中，其中，所述第一器件层在两侧上都具有器件。根据本专利技术的另一个方面，提供了一种集成电路，包括：第一衬底，包括多个第一器件，以及第一水平互连结构，设置在所述第一衬底中，其中，所述第一水平互连结构包括从所述第一衬底之上观察时具有不同图案的第一导电层和第二导电层。在上述集成电路中，还包括第二衬底，所述第二衬底包括多个第二器件，所述第一衬底和所述第二衬底彼此电连接，因此所述第二衬底位于所述第一衬底下方，其中，所述第一水平互连结构将一个或者多个所述多个第一器件电连接至一个或者多个所述多个第二器件。在上述集成电路中，还包括第二衬底，所述第二衬底包括多个第二器件，所述第一衬底和所述第二衬底彼此电连接，因此所述第二衬底位于所述第一衬底下方，其中，所述第一水平互连结构将一个或者多个所述多个第一器件电连接至一个或者多个所述多个第二器件；其中，将所述第一衬底沉积、喷涂、淋涂、旋涂或者接合至所述第二衬底。在上述集成电路中，还包括第二衬底，所述第二衬底包括多个第二器件，所述第一衬底和所述第二衬底彼此电连接，因此所述第二衬底位于所述第一衬底下方，其中，所述第一水平互连结构将一个或者多个所述多个第一器件电连接至一个或者多个所述多个第二器件；其中，将所述第一衬底沉积、喷涂、淋涂、旋涂或者接合至所述第二衬底；还包括：第三衬底，包括堆叠至所述第一衬底上的多个第三器件，以及第二水平连接结构，位于所述第三衬底内。在上述集成电路中，还包括第二衬底，所述第二衬底包括位于所述第一衬底下方的多个第二器件，其中，上面具有器件的所述第一衬底的第一面面向上面具有器件的所述第二衬底的第二面。在上述集成电路中，其中，所述第一水平互连结构是铜、银、钨或者铝。在上述集成电路中，其中，所述第一水平互连结构包括：Ta、Ti、TaN、TiW、TiWN或者TiN阻挡层；以及围绕所述阻挡层的介电层。在上述集成电路中，其中，所述第一水平互连结构包括：Ta、Ti、TaN、TiW、TiWN或者TiN阻挡层；以及围绕所述阻挡层的介电层；其中，所述第一水平连接结构和所述第二水平连接结构具有相同或者不同数量的导电层或者具有相同或者不同图案的导电层。根据本专利技术的又一个方面，提供了一种制造堆叠CMOS器件的方法，包括：形成具有第一衬底的包括多个第一器件的第一器件层，在所述第一器件层上施加第二衬底，在所述第二衬底中形成第一导电层，在所述第二衬底中、在所述第一导电层上方形成第二导电层，以及在所述第二衬底上形成多个第二器件，所述多个第二器件通过所述第二衬底中的所述第一导电层和所述第二导电层电连接至所述多个第一器件。在上述方法中，还包括：在所述第二衬底中形成垂直导电连接件以将所述第一导电层电连接至所述第二导电层。在上述方法中，还包括：在所述第二衬底中形成垂直导电连接件以将所述第一导电层电连接至所述第二导电层；其中，所述垂直导电连接件从之上观察时具有落入所述第一导电层的外边缘内的正方形状周界或者圆形周界。在上述方法中，其中，所述第一导电层是水平连接结构，并且其中，所述第二导电层是与所述第一导电层垂直的水平连接结构。附图说明图1根据一些实施例示出了堆叠CMOS器件的透视截面图。图2根据一些可选实施例示出了堆叠CMOS器件的透视截面图。图3和图4示出了水平连接结构的三步结构和水平连接结构的四步结构的透视截面图。图5示出了用于连接堆叠CMOS器件的方法的一些实施例的流程图。图6a至图6e中示出了用于连接堆叠CMOS器件的方法的一些实施例的透视截面图。具体实施方式此处的描述是参考附图，其中类似的附图标记通常用于指代相同的元件，并且其中各种结构不一定按比例绘制。在以下描述中，出于解释的目的，阐述了许多特定细节以便于理解。应该理解的是，附图的细节并不意在限制本公开，而是非限制性的本文档来自技高网...

【技术保护点】
一种半导体集成电路(IC)，包括：第一器件层，具有位于第一衬底内的第一层间水平互连结构，以及第二器件层，通过所述第一层间水平互连结构电连接至所述第一器件层，其中，所述第一层间水平互连结构包括具有不同图案的第一导电层和第二导电层。

【技术特征摘要】
2013.12.11 US 14/102,5481.一种半导体集成电路(IC)，包括：
第一器件层，具有位于第一衬底内的第一层间水平互连结构，以及
第二器件层，通过所述第一层间水平互连结构电连接至所述第一器件
层，
其中，所述第一层间水平互连结构包括具有不同图案的第一导电层和
第二导电层。
2.根据权利要求1所述的IC，其中，所述第一层间水平互连结构包括：
设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂
直连接元件，以及
设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，
其中，所述第一水平层通过所述第一垂直连接元件电连接至所述第二
器件层的器件。
3.根据权利要求2所述的IC，其中，所述第二器件层还包括布置在所
述第二器件层的器件上方的电互连结构，所述电互连结构具有与所述第一
垂直连接元件连接的上表面。
4.根据权利要求1所述的IC，其中，所述第一层间水平互连结构包
括：
设置在所述第一衬底中并且电连接至所述第二器件层的器件的第一垂
直连接元件，
设置在所述第一衬底中、所述第一垂直连接元件之上的第一水平层，
以及
设置在第一衬底中、所述第一水平层之上并且通过所述第一垂直连...

【专利技术属性】
技术研发人员：曾祥仁，陈威宇，江庭玮，田丽钧，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71