低功率内部时钟门控单元和方法技术

本发明专利技术提供了一种电路，包括：时钟触发块和逻辑电路。逻辑电路配置为基于逻辑电路接收的使能信号的逻辑电平而将信号输出至时钟触发块。时钟触发块配置为响应于时钟触发块接收的时钟信号和从逻辑电路接收的信号而输出输出信号。本发明专利技术还涉及低功率内部时钟门控单元和方法。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2013年12月10日提交的美国临时专利申请第61/913,986号的优先权，其全部内容结合于此作为参考。
本专利技术涉及低功率内部时钟门控单元和方法。
技术介绍
公开的电路和方法涉及集成电路。更具体地，公开的电路和方法涉及用于集成电路的时钟门控单元。时钟门控单元通常包括在许多片上系统(“SOC”)结构中，以降低系统消耗的电量。然而，许多传统的时钟门控单元效率低且它们本身消耗相当大的功率。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种电路，包括：时钟触发块，配置为接收时钟信号；以及逻辑电路，配置为基于所述逻辑电路处接收的使能信号的逻辑电平而将信号输出至所述时钟触发块；其中，所述时钟触发块配置为响应于所述时钟信号和从所述逻辑电路接收的信号而输出输出信号。在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号。在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，逻辑块包括AND-OR-反相逻辑和OR-AND-反相逻辑中的一种。在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，所述逻辑门包括：第一输入端，连接至所述时钟触发块的输出端，第二输入端，配置为接收所述使能信号的逻辑电平，第三输入端，配置为接收所述时钟信号，以及第四输入端，连接至反相器的输出端。在上述电路中，其中，所述时钟触发块包括具有第一输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，并且所述第二输入端配置为接收从所述逻辑电路输出的信号；其中，所述逻辑门包括：第一输入端，连接至所述时钟触发块的输出端，第二输入端，配置为接收所述使能信号的逻辑电平，第三输入端，配置为接收所述时钟信号，以及第四输入端，连接至反相器的输出端；其中，所述反相器的输入端连接至所述逻辑电路的输出端。在上述电路中，还包括连接至所述时钟触发块的相适应块。在上述电路中，还包括连接至所述时钟触发块的相适应块；其中，所述相适应块包括配置为使所述输出信号反相的反相器。在上述电路中，其中，所述电路包括多个有源器件，并且当所述电路未启用时，少于一半的多个有源器件响应于所述时钟信号而进行切换。在上述电路中，其中，在所述逻辑电路处接收的所述使能信号的逻辑电平是从具有至少两个输入端的逻辑门接收的。根据本专利技术的另一个方面，提供了一种时钟门单元，包括：时钟触发块，配置为接收第一振荡时钟信号；条件保持器块，配置为基于使能信号的逻辑电平和所述第一振荡时钟信号而将信号输出至所述时钟触发块；以及相适应块，连接至所述时钟触发块的输出端，其中，所述时钟触发块配置为响应于所述第一振荡时钟信号和从逻辑电路接收的信号而将第二振荡时钟信号输出至所述相适应块。在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器。在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端。在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述第二反相器的输入端连接至所述逻辑电路的输出端。在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述条件保持器块的所述逻辑电路连接至第二逻辑门的输出端，所述第二逻辑门在所述第二逻辑门的输入端处接收所述使能信号。在上述时钟门单元中，其中：所述时钟触发块包括逻辑门，所述逻辑门具有配置为接收所述第一振荡时钟信号的第一输入端和配置为接收从所述逻辑电路输出的信号的第二输入端，以及所述相适应块包括配置为使所述第二振荡时钟信号反相的反相器；其中，所述条件保持器块包括逻辑电路，所述逻辑电路包括：第一输入端，连接至所述时钟触发块的所述逻辑门的输出端，第二输入端，配置为接收所述使能信号的逻辑电平的信号指示，第三输入端，配置为接收所述第一振荡时钟信号，以及第四输入端，连接至第二反相器的输出端；其中，所述逻辑电路包括AND-OR-反相电路和OR-AND-反相电路中的一种。在上述时钟门单元中，其中，所述时钟门单元包括多个有源器件，并且当所述时钟门单元未启用时，少于一半的所述多个有源器件响应于所述第一振荡时钟信号而进行切换。根据本专利技术的又个一个方面，提供了一种方法，包括：在时钟门单元处接收第一时钟信号；以及禁用包括多个有源器件的时钟门单元，从而使得少于一半的所述多个有源本文档来自技高网...

【技术保护点】
一种电路，包括：时钟触发块，配置为接收时钟信号；以及逻辑电路，配置为基于所述逻辑电路处接收的使能信号的逻辑电平而将信号输出至所述时钟触发块；其中，所述时钟触发块配置为响应于所述时钟信号和从所述逻辑电路接收的信号而输出输出信号。

【技术特征摘要】
2013.12.10 US 61/913,986;2014.05.15 US 14/277,8961.一种电路，包括：
时钟触发块，配置为接收时钟信号；以及
逻辑电路，配置为基于所述逻辑电路处接收的使能信号的逻辑电平而
将信号输出至所述时钟触发块；
其中，所述时钟触发块配置为响应于所述时钟信号和从所述逻辑电路
接收的信号而输出输出信号。
2.根据权利要求1所述的电路，其中，所述时钟触发块包括具有第一
输入端和第二输入端的逻辑门，所述第一输入端配置为接收所述时钟信号，
并且所述第二输入端配置为接收从所述逻辑电路输出的信号。
3.根据权利要求2所述的电路，其中，逻辑块包括AND-OR-反相逻
辑和OR-AND-反相逻辑中的一种。
4.根据权利要求2所述的电路，其中，所述逻辑门包括：
第一输入端，连接至所述时钟触发块的输出端，
第二输入端，配置为接收所述使能信号的逻辑电平，
第三输入端，配置为接收所述时钟信号，以及
第四输入端，连接至反相...

【专利技术属性】
技术研发人员：刘祈麟，谢尚志，鲁立忠，汪孟学，吴长余，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71