工作频率获取装置、芯片分类装置及方法制造方法及图纸

本发明专利技术公开了一种工作频率获取装置、芯片分类装置及方法。所述工作频率获取装置包括：延迟线模块，用于获得锁定当前时钟所需的延迟级数，所述当前时钟为待测芯片的工作时钟或者与所述待测芯片的工作时钟呈正比的时钟；对应模块，用于提供延迟级数与芯片工作频率的对应关系；参数获取模块，用于基于所述延迟线模块输出的延迟级数和所述对应关系，获取与所述延迟级数相对应的芯片工作频率。所述芯片分类装置包括：工作频率获取装置和分类模块。本发明专利技术能使更小工艺尺寸的芯片或者没有内置测试模块和测试程序的芯片实现Bining。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种工作频率获取装置、一种芯片分类装置及方法。
技术介绍
由于在半导体器件的制作过程中，影响最终成品性能的因素复杂且随机，所以，即便是按照相同的设计制造出来的同一批芯片，实际的性能表现也会有所不同，通常在一定范围内上下浮动。比如：某芯片是按照工作频率为1.3GHz设计的，在加工获得的成品中，大部分经测试能满足工作频率1.3GHz的设计标准。但不可避免地仍有小部分的成品达不到设计的要求，也可能有小部分的成品，经测试性能表现优良，超出设计标准。目前，半导体制造商的普遍做法是测试成品的性能，并根据测试结果将成品做进一步细分，即：Bining功能。达不到设计标准的成品可以按照低一级规格的产品进入流通环节，而超出设计标准的成品可以按照高一级规格的产品进入流通环节。现有技术有2种方法实现Bining功能。第一种方法通过检测芯片的电流，基于电流与芯片性能的一致性，确定芯片的实际性能。但随着工艺尺寸的日趋缩小，尤其是在65nm以下工艺，电流与芯片性能的一致性关系就不再明显，无法按照这种方法实现芯片的Bining功能。第二种方法需要事先在芯片内配置测试模块，并辅以测试程序，获得与芯片性能相关的物理量。再以该物理量为基础，确定芯片的实际性能。但对于那些没能事先配置测试模块和测试程序的芯片，比如：型号陈旧的芯片，就无法按照这种方法实现芯片的Bining功能。
技术实现思路
本专利技术所要解决的技术问题是如何使更小工艺尺寸的芯片或者没有内置测试模块和测试程序的芯片实现Bining。为了解决上述问题，本专利技术提供了一种工作频率获取装置，包括：延迟线模块，用于获得锁定当前时钟所需的延迟级数，所述当前时钟为待测芯片的工作时钟或者与所述待测芯片的工作时钟呈正比的时钟；对应模块，用于提供延迟级数与芯片工作频率的对应关系；频率获取模块，用于基于所述延迟线模块输出的延迟级数和所述对应关系，获取与所述延迟级数相对应的芯片工作频率。可选地，所述延迟线模块包括：串联的多个延迟单元，最后一个延迟单元的输出反馈至第一个延迟单元的输入端；各个延迟单元的延迟量相同，所述延迟线模块的最大延迟量大于或等于设计规范所规定的所述待测芯片的时钟信号周期。可选地，所述延迟单元包括：反相器。可选地，所述延迟线模块位于与所述待测芯片相连的DDR接口芯片中，或者位于与所述待测芯片相连的高速数字接口芯片中；所述当前时钟为所述DDR接口芯片或者所述高速数字接口芯片的工作时钟。可选地，所述待测整芯片为CPU处理器。可选地，还包括：存储模块，用于保存所述芯片工作频率。本专利技术还提供了一种芯片分类装置，包括：上述的工作频率获取装置；还包括：分类模块，用于基于所述芯片工作频率，对所述待测芯片进行分类。本专利技术还提供了一种芯片分类方法，包括：获得锁定当前时钟所需的延迟级数，所述当前时钟为待测芯片的工作时钟或者与所述待测芯片的工作时钟呈正比的时钟；基于延迟级数与芯片工作频率的对应关系以及所述延迟级数，获得与所述延迟级数相对应的芯片工作频率；基于所述芯片工作频率，对所述芯片进行分类。可选地，在基于延迟级数与芯片工作频率的对应关系以及所述延迟级数，获得与所述延迟级数相对应的芯片工作频率之前，还包括：测试不同芯片工作频率下的延迟级数，以获得所述延迟级数与芯片工作频率的对应关系。可选地，所述获得锁定当前时钟所需的延迟级数包括：将所述当前时钟信号输入延迟线模块，输出所述延迟级数；所述延迟线模块包括串联的多个延迟单元，最后一个延迟单元的输出反馈至第一个延迟单元的输入端；各个延迟单元的延迟量相同，所述延迟线模块产生的最大延迟量大于或等于设计规范所规定的所述待测芯片的时钟信号周期。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术利用广泛使用于DDR PHY接口或高速数字接口中的延迟线电路（Delay Line），获得实时的时钟信息，基于所述时钟信息获得芯片的工作频率，进而对芯片进行分类，无需额外增加硬件，就能使更小工艺尺寸的芯片或者没有内置测试模块和测试程序的芯片实现Bining功能。附图说明图1是本专利技术的工作频率获取装置的实施例结构示意图；图2是图1所示实施例延迟线模块的结构示意图；图3是本专利技术的芯片分类装置的实施例结构示意图；图4是本专利技术的芯片分类方法的实施例流程示意图。具体实施方式在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施的限制。其次，本专利技术利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，所述示意图只是实例，其在此不应限制本专利技术保护的范围。为了解决
技术介绍
中的技术问题，本专利技术提供了一种动态电压频率调整装置。图1是本专利技术的工作频率获取装置的实施例结构示意图。如图1所示，所述工作频率获取装置包括：延迟线模块10、对应模块20、频率获取模块30。本实施例中，所述延迟线模块10位于DDR的接口芯片DDR PHY中，所述对应模块20、频率获取模块30位于待测的CPU芯片中。在其他实施例中，所述延迟线模块10还可以位于高速数字接口芯片中，所述对应模块20、频率获取模块30还可以位于外接机台中，本专利技术对此不作具体限定。所述延迟线模块10用于锁定时钟CLK，获得锁定所述时钟CLK所需的延迟级数。所述延迟线模块10的输入端连接时钟CLK。本实施例中，所述时钟CLK为所述DDR的工作时钟，所述时钟CLK与待测CPU芯片的工作时钟呈正比。在其他实施例中，所述时钟CLK还可以是待测CPU芯片的工作时钟。所述延迟系模块10的输出端与所述频率获取模块30的输入端相连，输出锁定所述延迟级数。图2是图1所示实施例的延迟线模块10的结构示意图。如图2所示，所述延迟线模块10包括：串联的多个延迟单元11，最后一个延迟单元11的输出反馈至第一个延迟单元11的输入端。每个延迟单元11的延迟量相同，所述延迟线模块10产生的最大延迟量大于或等于设计规范所规定的所述待调整CPU芯片的时钟信号周期。本实施例中，所述延迟单元11为反相器。在其他实施例中，所述延迟单元还可以是其他具有延迟功能的电路结构，比如：由电阻R和电容C构成的RC延迟电路，本专利技术对此不作具体限定。因为本文档来自技高网...

【技术保护点】
一种工作频率获取装置，其特征在于，包括：延迟线模块，用于获得锁定当前时钟所需的延迟级数，所述当前时钟为待测芯片的工作时钟或者与所述待测芯片的工作时钟呈正比的时钟；对应模块，用于提供延迟级数与芯片工作频率的对应关系；频率获取模块，用于基于所述延迟线模块输出的延迟级数和所述对应关系，获取与所述延迟级数相对应的芯片工作频率。

【技术特征摘要】
1.一种工作频率获取装置，其特征在于，包括：
延迟线模块，用于获得锁定当前时钟所需的延迟级数，所述当前时钟为
待测芯片的工作时钟或者与所述待测芯片的工作时钟呈正比的时钟；
对应模块，用于提供延迟级数与芯片工作频率的对应关系；
频率获取模块，用于基于所述延迟线模块输出的延迟级数和所述对应关
系，获取与所述延迟级数相对应的芯片工作频率。
2.根据权利要求1所述的工作频率获取装置，其特征在于，所述延迟线模块
包括：
串联的多个延迟单元，最后一个延迟单元的输出反馈至第一个延迟单元
的输入端；各个延迟单元的延迟量相同，所述延迟线模块的最大延迟量大于
或等于设计规范所规定的所述待测芯片的时钟信号周期。
3.根据权利要求2所述的工作频率获取装置，其特征在于，所述延迟单元包
括：反相器。
4.根据权利要求1所述的工作频率获取装置，其特征在于，所述延迟线模块
位于与所述待测芯片相连的DDR接口芯片中，或者位于与所述待测芯片相连
的高速数字接口芯片中；所述当前时钟为所述DDR接口芯片或者所述高速数
字接口芯片的工作时钟。
5.根据权利要求1所述的工作频率获取装置，其特征在于，所述待测整芯片
为CPU处理器。
6.根据权利要求1所述的工作频率获取装置，其特征在于，还包括：存储模
块，用于保存所述芯...

【专利技术属性】
技术研发人员：陆炳华，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31