非易失性锁存电路和逻辑电路以及使用它们的半导体器件制造技术

提供一种新的非易失性锁存电路以及使用非易失性锁存电路的半导体装置。锁存电路具有循环结构，其中第一元件的输出电连接至第二元件的输入，并且第二元件的输出通过第二晶体管电连接至所述第一元件的输入。使用氧化物半导体作为沟道形成区的半导体材料的晶体管用作开关元件，并且设置有电连接至晶体管的源电极或漏电极的电容器，由此锁存电路的数据能保存，并且因此能形成非易失性锁存电路。

【技术实现步骤摘要】
本专利技术申请是本专利技术申请人于2012年6月18日进入中国国家阶段的、国家申请号为201080057657.1、专利技术名称为“非易失性锁存电路和逻辑电路以及使用它们的半导体器件”的专利技术申请的分案申请。
本公开的专利技术涉及其中存储的逻辑状态甚至在切断电力之后也没有被擦除的非易失性逻辑电路以及使用非易失性逻辑电路的半导体器件。具体来说，本公开的专利技术涉及非易失性锁存电路以及使用它们的半导体器件。
技术介绍
已经提出了一种包括非易失性逻辑电路的集成电路；在集成电路中，逻辑电路具有“非易失性”的特性，即，逻辑电路的存储器甚至在切断电力时也没有被擦除。例如，提出了使用铁电元件作为非易失性逻辑电路的非易失性锁存电路（专利文献1）。[参考文献][专利文献1] PCT国际公开No.2003/044953。
技术实现思路
但是，使用铁电元件的非易失性锁存电路在重写次数的可靠性和电压的降低方面有问题。另外，铁电元件通过施加到元件的电场来极化，并且通过剩余极化强度来存储数据。但是，当剩余极化强度较小时，变化的影响变大或需要高精度读取电路。鉴于上述问题，本专利技术的实施例的目的是提供一种新的非易失性锁存电路以及使用非易失性锁存电路的半导体器件。本专利技术的一个实施例为具有循环结构的锁存电路，在该循环结构中，第一元件的输出电连接至第二元件的输入并且第二元件的输出通过第二晶体管电连接至第一元件的输入。使用氧化物半导体作为沟道形成区的半导体材料的晶体管用作开关元件，并且设置有电连接至晶体管的源电极或漏电极的电容器，由此锁存电路的数据能被保存，并且因此能形成非易失性锁存电路。使用氧化物半导体的晶体管允许保存数据写入电容器。电容器电连接至锁存电路的循环结构中的预定的位置。因此，非易失性锁存电路具有这样的配置，即，对应锁存电路的数据的电荷在电容器中自动地积聚，从而执行数据写入。换言之，本专利技术的一个实施例为锁存电路，其中各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管以及第二晶体管用作开关元件，并且其包括电连接至第一晶体管的源电极和漏电极之一以及第二晶体管的源电极和漏电极之一的电容器。锁存电路具有循环结构，其中第一元件的输出电连接至第二元件的输入并且第二元件的输出通过第二晶体管电连接至第一元件的输入。第一元件的输入电连接至通过第一晶体管施加有输入信号的布线。第一元件的输出电连接至施加有输出信号的布线。即在施加有输入信号的布线和第一元件的输入之间设置第一晶体管，并且在第二元件的输出和第一元件的输入之间设置第二晶体管。在上述结构中，电容器的一个电极电连接至第二晶体管的源电极和漏电极之一以及第一元件的输入。电容器的一个电极还电连接至第一晶体管的源电极和漏电极之一。第二晶体管的源电极和漏电极的另一个电连接至第二元件的输出。第一晶体管的源电极和漏电极的另一个电连接至施加有输入信号的布线。在上述结构中，第一元件至少包括第三晶体管。第三晶体管的栅极电连接至第一元件的输入，并且第三晶体管的栅极电连接至第二晶体管的源电极和漏电极之一。另外，第三晶体管的栅极电连接至第一晶体管的源电极和漏电极之一。在上述结构中，第二晶体管和第一元件的输入之间的电容器能用作用于保存锁存电路的数据的电容器。第三晶体管的栅极电容也能用作用于保存锁存电路的数据的电容器。另外，除了包括在第一元件中的第三晶体管之外的晶体管的栅极电容能用作用于保存锁存电路的数据的电容器。能组合使用上述电容。也可能仅仅使用第三晶体管的栅极电容而不使用其它的电容。在上述结构中，第一晶体管和第二晶体管各具有保存写入至电容器的数据的功能。电容器电连接至锁存电路的循环结构中的预定的位置。因此，非易失性锁存电路具有这样的配置，即对应于锁存电路的数据的电荷在电容器中自动地积聚，从而执行数据写入。在上述结构中，作为第一元件和第二元件，有可能使用输入信号的反相信号从其中输出的元件。例如，反相器、NAND、NOR或拍频反相器能用作第一元件和第二元件。例如，反相器能用作第一元件和第二反相器的每一个。例如，也可能使用NAND作为第一元件以及使用拍频反相器作为第二元件。在上述结构中，作为用于第一晶体管和第二晶体管的每一个的沟道形成区的氧化物半导体层，能采用下面的氧化物半导体：作为四金属元素氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三金属元素氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二金属元素氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。此外，上述氧化物半导体材料可包含SiO2。在上述结构中，例如，In-Sn-Ga-Zn-O基氧化物半导体表示至少包含In、Sn、Ga和Zn的氧化物半导体。对每一种金属元素的组成比没有限制，并且可包含除了In、Sn、Ga和Zn之外的金属元素。备选地，作为氧化物半导体层，能使用包含用InMO3（ZnO）m（m>0，并且m不是自然数）来表示的材料的膜。这里，M表示从Ga、Al、Mn和Co中选择的一种或多种金属元素。例如，M能为Ga、Ga和Al、Ga和Mn或Ga和Co。在上述结构中，氧化物半导体层中的氢的浓度能小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，并且进一步优选地小于或等于1×1016/cm3。此外，氧化物半导体层的载流子浓度能为小于1×1014/cm3，优选地小于1×1012/cm3，并且更优选地小于1×1011/cm3。在上述结构中，使用氧化物半导体的晶体管可为底栅晶体管、顶栅晶体管或底接触晶体管。底栅晶体管包括在绝缘表面之上的栅电极，在栅电极之上的栅极绝缘膜，在栅极绝缘膜之上与栅电极重叠的氧化物半导体层，在氧化物半导体层之上的源电极和漏电极，以及在源电极、漏电极和氧化物半导体层之上的绝缘膜。顶栅晶体管包括在绝缘表面之上的氧化物半导体层，在氧化物半导体层之上的栅极绝缘膜，在栅极绝缘膜之上与氧化物半导体层重叠并且作为导电膜起作用的栅电极，漏电极，源电极，以及在氧化物半导体层之上的绝缘膜。另一个顶栅晶体管能包括在绝缘表面之上的氧化物半导体层，在氧化物半导体层之上的漏电极和源电极，在氧化物半导体层、漏电极和源电极之上的栅极绝缘膜，以及在栅极绝缘膜之上与氧化物半导体层重叠并且作为导电膜起作用的栅电极。底接触晶体管包括在绝缘表面之上的栅电极，在栅电极之上的栅极绝缘膜，在栅极绝缘膜之上的源电极和漏电极，在源电极、漏电极以及与栅电极重叠的栅极绝缘膜之上的氧化物半导体层，以及在源电极、漏电极以及氧化物半导体层之上的绝缘膜。晶体管（第一晶体管和第二晶体本文档来自技高网...

【技术保护点】
一种半导体装置，包括：第一晶体管；第二晶体管；包括第三晶体管的第一元件；以及第二元件，其中所述第一元件的输出电连接至所述第二元件的输入，并且所述第二元件的输出通过所述第二晶体管电连接至所述第一元件的输入，其中所述第一元件的所述输入电连接至通过所述第一晶体管施加有输入信号的布线，并且所述第一元件的所述输出电连接至施加有输出信号的布线，其中所述第一晶体管的源电极和漏电极之一电连接至所述第三晶体管的栅极，并且所述第一晶体管的所述源电极和所述漏电极的另一个电连接至所述施加有所述输入信号的所述布线，其中所述第二晶体管的源电极和漏电极之一电连接至所述第三晶体管的所述栅极，并且所述第二晶体管的所述源电极和所述漏电极的另一个电连接至所述第二元件的所述输出，其中绝缘层设置在所述第三晶体管上，其中所述第一晶体管和所述第二晶体管设置在所述绝缘层上，以及其中所述第一晶体管和所述第二晶体管的每一个的沟道形成区包括氧化物半导体层。

【技术特征摘要】
2009.12.18 JP 2009-2881461.一种半导体装置，包括：
第一晶体管；
第二晶体管；
包括第三晶体管的第一元件；以及
第二元件，
其中所述第一元件的输出电连接至所述第二元件的输入，并且所述第二元件的输出通过所述第二晶体管电连接至所述第一元件的输入，
其中所述第一元件的所述输入电连接至通过所述第一晶体管施加有输入信号的布线，并且所述第一元件的所述输出电连接至施加有输出信号的布线，
其中所述第一晶体管的源电极和漏电极之一电连接至所述第三晶体管的栅极，并且所述第一晶体管的所述源电极和所述漏电极的另一个电连接至所述施加有所述输入信号的所述布线，
其中所述第二晶体管的源电极和漏电极之一电连接至所述第三晶体管的所述栅极，并且所述第二晶体管的所述源电极和所述漏电极的另一个电连接至所述第二元件的所述输出，
其中绝缘层设置在所述第三晶体管上，
其中所述第一晶体管和所述第二晶体管设置在所述绝缘层上，以及
其中所述第一晶体管和所述第二晶体管的每一个的沟道形成区包括氧化物半导体层。
2.如权利要求1所述的半导体装置，其中所述氧化物半导体层包括铟、镓以及锌。
3.如权利要求1所述的半导体装置，其中存储在所述第三晶体管的栅极电容的数据通过所述第一晶体管和所述第二晶体管保存。
4.如权利要求1所述的半导体装置，
其中所述第一元件为第一反相器，并且所述第二元件为第二反相器。
5.如权利要求1所述的半导体装置，
其中所述第一元件为NAND，并且所述第二元件为拍频反相器。
6.如权利要求1所述的半导体装置，
其中至少所述第一晶体管和所述第二晶体管之一包括隔着所述氧化物半导体层的第一栅电极和第二栅电极。
7.一种半导体装置，包括：
第一晶体管；
第二晶体管；
包括第三晶体管的第一元件；
第二元件；以及
电容器，
其中所述第一元件的输出电连接至所述第二元件的输入，并且所述第二元件的输出通过所述第二晶体管电连接至所述第一元件的输入，
其中所述第一元件的所述输入电连接至通过所述第一晶体管施加有输入信号的布线，并且所述第一元件的所述输出电连接至施加有输出信号的布线，
其中所述第一晶体管的源电极和漏电极之一电连接至所述第三晶体管的栅极，并且所述第一晶体管的所述源电极和所述漏电极的另一个电连接至施加有所述输入信号的所述布线，
其中所述第二晶体管的源电极和漏电极之一电连接至所述第三晶体管的所述栅极，并且所述第二晶体管的所述源电极和所述漏电极的另一个电连接至所述第二元件的所述输出，
其中绝缘层设置在所述第三晶体管上，
其中所述第一晶体管和所述第二晶体管设置在所述绝缘层上，
其中所述第一晶体管和所述第二晶体管的每一个的沟道形成区包括氧化物半导体层，以及
其中所述第一晶体管的所述源电极和所述漏电极之一，以及所述第二晶体管的所述源电极和所述漏电极之一电连接至所述电容器的一个电极。
8.如权利要求7所述的半导体装置，其中所述氧化物半导体层包括铟、镓以及锌。
9.如权利要求7所述的半导体装置，其中存储在所述电容器和所述第三晶体管的栅极电容中的数据通过所述第一晶体管和所述第二晶体管保存。
10.如权利要求7所述的半导体装置，
其中所述第一元件为第一反相器，并且所述第二元件为第二反相器。
11.如权利...

【专利技术属性】
技术研发人员：加藤清，小山润，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本;JP