本发明专利技术提供一种静电保护电路以及半导体集成电路装置，静电保护电路包括：串联电路，其被连接于第一节点与第二节点之间，且包括在第三节点处相互连接在一起的阻抗元件以及电容器；第一晶体管，其被连接于第一节点与第四节点之间，且随着阻抗元件上所产生的电压的上升而导通；分压电路，其对第四节点与第二节点间的电压进行分压；第二晶体管，其随着分压后的电压的上升而导通，并使流向阻抗元件的电流增加；检测电路，其在检测到所述第二晶体管的导通状态时将输出信号激活；放电电路，其在检测电路的输出信号被激活时使电流从第一节点流向第二节点。
【技术实现步骤摘要】
本专利技术涉及一种静电保护电路，其从ESD (Electro-static Discharge:静电的放电)中保护半导体集成电路装置。另外，本专利技术还涉及内置有这种静电保护电路的半导体集成电路装置。
技术介绍
在半导体集成电路装置中，为了防止静电对内部电路的破坏而设置静电保护电路。一般情况下，静电保护电路被连接于被供给有高电位侧电位的第一端子与被供给有低电位侧电位的第二端子之间。例如，当通过静电的放电而使第一端子上施加有正电荷时，正电荷将经由静电保护电路而被放电至第二端子，因此，不会在内部电路上施加过大的电压，从而能够防止对内部电路的破坏。作为相关的技术，对比文件I中公开了一种静电放电保护电路，其目的在于，在使静电放电的电荷充分放电的同时，在通常工作时除去噪声。这种静电放电保护电路具备:第一电源线以及第二电源线，所述第一电源线通过与直流电源相连接从而成为第一电位，所述第二电源线成为与第一电位相比而较低的第二电位；时间常数电路，其由串联连接在第一电源线与第二电源线之间的电容器以及具有负的阈值电压的第一 N沟道晶体管构成；逆变器，其输入侧被连接于电容器与第一 N沟道晶体管之间的连接节点上，且输出侧被连接于第一 N沟道晶体管的栅极上；第二 N沟道晶体管，其被连接于第一电源线与第二电源线之间，其栅极间接地与电容器和第一 N沟道晶体管的连接节点相连接，并通过接受该连接节点的电位的上升所导致的栅极的电位上升而被导通。在该静电放电保护电路中，当接收到ESD事件的产生时，电容器与第一 N沟道晶体管之间的连接节点的电位将迅速上升，从而从逆变器输出低电平的信号。该低电平的信号被输入至第一N沟道晶体管的栅极中。因此，第一N沟道晶体管的导通电阻的值较大，因此，第一 N沟道晶体管与电容器一起承担构成CR时间常数电路的高电阻的任务。此外，该低电平信号被间接地输入至第二 N沟道晶体管的栅极中，第二 N沟道晶体管成为导通状态，从而能够释放因ESD事件所产生的波动电流。如此，在专利文献I的专利技术中，第二 N沟道晶体管以如下时间而成为导通状态，即，由电容器所具有的电容值与第一N沟道晶体管所具有的导通电阻的值(根据低电平的信号的输入，例如为几ΜΩ等级的值)的乘积所决定的时间常数CR的值所对应的时间，在此期间，使ESD事件所弓I起的波动电流放电。然而，在专利文献I的图1中所示的静电放电保护电路中，保护工作是否开始并非由施加在时间常数电路11中的电压的大小决定，而仅由施加在时间常数电路11中的电压的上升沿的陡度来决定。因此，当以相对于静电的放电而能够获得充分的保护特性的方式设定时间常数时，即使在通常工作时刻，也有可能在电压陡度上升时开始进行保护工作。此外，连接于电源线之间的N沟道晶体管14的导通时间由时间常数电路11的时间常数来决定。因此，例如，当短时间内连续产生了多个ESD事件时，由于将在时间常数电路11的电容器Ila被充电了的状态下通过再次的静电的放电而使半导体集成电路装置中进一步蓄积电荷，因此，会在蓄积了电荷的未充分放电的时间点处使N沟道晶体管14成为断开状态，从而可能导致内部电路被破坏。另外，在时间常数电路11中使用了具有负的阈值电压的N沟道晶体管11b，为了形成这种特殊的晶体管，半导体集成电路装置的制造工序将变得复杂，从而无法避免成本上升。专利文献1:日本特开2009-182119号公报(第0014-0016段以及图1)
技术实现思路
因此，鉴于以上问题点，本专利技术的目的之一在于，提供一种静电保护电路，其通过简单的电路结构而能够在通常工作时不会进行误工作，从而获得相对于静电的放电的充分的保护特性。为了解决上述课题，本专利技术的第一观点所涉及的静电保护电路为，经由第一节点而连接于被供给有高电位侧的电位的第一端子，并经由第二节点而连接于被供给有低电位侧的电位的第二电位的第二端子，其中，所述静电保护电路包括在第三节点处相互连接在一起的第一阻抗元件以及电容器，且具备:串联电路，其连接于第一节点与第二节点之间；第一晶体管，其被连接于第一节点及第二节点中的一个节点与第四节点之间，并随着第一阻抗元件上所产生的电压的上升而被导通；分压电路，其包括连接于第四节点与第五节点之间的包括第二阻抗元件的至少一个阻抗元件、以及连接于第五节点与第一节点及第二节点中的另一个节点之间的第三阻抗元件，并对第四节点与第一节点及第二节点中的另一个节点之间的电压进行分压；第二晶体管，其随着被分压电路分压了的电压的上升而被导通，并使流向第一阻抗元件的电流增加；检测电路，其在检测到第二晶体管为导通状态时将输出信号激活；放电电路，其在检测电路的输出信号被激活时使电流从第一节点流向第二节点。根据本专利技术的第一观点，在第一晶体管及第二晶体管从断开状态转变为导通状态时，根据第一阻抗元件和电容器的时间常数以及第一节点与第二及节点之间的电压来决定转变条件。另一方面，当第一晶体管及第二晶体管一旦成为导通状态时，在第一节点与第二节点之间的电压较高的状态下，第一晶体管及第二晶体管将继续保持导通状态，而与第一阻抗元件和第二阻抗元件的时间常数无关。因此，尽管在通常工作时因电源输入而使电源电压急剧上升的情况下，但只要第一节点与第二节点之间的电压小于预定的值，静电保护电路就不会开始保护工作。此外，通过静电的放电而使静电保护电路一旦开始工作时，只要第一节点与第二节点之间的电压在预定的值以上，静电保护电路就不会停止保护工作。如此，根据本专利技术的第一观点，能够通过简单的电路结构而提供在通常工作时不会进行误工作而可获得相对于静电的放电的充分的保护的静电保护电路。在本专利技术的第二观点所涉及的静电保护电路中，分压电路还包括第三晶体管，所述第三晶体管与第二阻抗元件并联连接，并在检测电路的输出信号被激活时导通。根据本专利技术的第二观点，通过静电放电而使静电保护电路一旦开始工作时，由于分压电路中的分压比上升，因此，第一节点与第二节点之间的电压下降，相对于致使半导体装置的内部电路被破坏的电压的盈余将增加，从而静电耐受量将提高。在本专利技术的第三观点所涉及的静电保护电路中，分压电路还包括多个阻抗元件和至少一个晶体管，多个所述阻抗元件被串联连接于第四节点和第五节点之间，所述至少一个晶体管与这些阻抗元件中的至少一个并联连接，并在检测电路的输出信号被激活时导通。根据本专利技术的第三观点，不仅能够获得本专利技术第二观点的效果，还能够更细致地自由地设定静电保护电路的电流-电压特性。在以上方式中，第二阻抗元件、或多个阻抗元件中的各个阻抗元件可以包括电阻元件、二极管、栅极被连接于漏极或源极上的P沟道晶体管或N沟道晶体管中的至少一个元件。通过从这些设备中选择恰当的设备，或将多个设备组合在一起，能够提供可自由地设定静电保护电路的两端电压且不易受到处理误差的影响的静电保护电路。此外，也可以采用如下方式，S卩，第一阻抗元件包括连接于第一节点与第三节点之间的电阻元件、和具有连接于第一节点上的源极、连接于第三节点上的漏极、以及连接于第二节点上的栅极的P沟道晶体管之中的至少一个元件，第三阻抗元件包括连接于第五节点与第二节点之间的电阻元件、和具有连接于第五节点上的漏极、连接于第二节点上的源极、以及连接于第一节点上的栅极的N沟道晶体管之中的至少一个元件。当使用电阻元件本文档来自技高网...
【技术保护点】
一种静电保护电路，其经由第一节点而连接于被供给有第一电位的第一端子，并经由第二节点而连接于被供给有与所述第一电位相比而为较低电位的第二电位的第二端子，其中，所述静电保护电路包括：第一阻抗元件，其一端与所述第一节点及所述第二节点中的一个节点相连接，另一端与第三节点相连接；电容器，其一端与所述第三节点相连接，另一端与所述第一节点及所述第二节点中的另一个节点相连接；第一晶体管，其被连接于所述第一节点及所述第二节点中的所述一个节点与所述第四节点之间，且随着所述第一阻抗元件两端所产生的电压的上升而成为导通状态；分压电路，其包括连接于所述第四节点与第五节点之间的第二阻抗元件、和连接于所述第一节点及所述第二节点中的所述另一个节点与所述第五节点之间的第三阻抗元件，并对所述第一节点及所述第二节点中的所述另一个节点与所述第四节点之间的电压进行分压；第二晶体管，其随着所述第三阻抗元件两端所产生的电压的上升而成为导通状态；检测电路，其在检测到所述第二晶体管为导通状态时将输出信号激活；放电电路，其连接于所述第一节点与所述第二节点之间，且在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：池田益英，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本;JP
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