一种防止错锁的延迟锁相环及其锁相方法技术

本发明专利技术公开一种防止错锁的延迟锁相环及其锁相方法，延迟锁相环包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。本发明专利技术能有效的防止输入时钟错误的锁定在反馈时钟的下降沿。

【技术实现步骤摘要】
【专利说明】
本专利技术属于锁相环
，特别涉及。【
技术介绍
】请参阅图1至图2所示，延迟锁相环(Delay-Locked Loop，DLL)的工作原理:输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。输入时钟采样到反馈时钟的高电平时，up = l，dn = O ;输入时钟采样到反馈时钟的低电平时，dn = I，up = O οDLL逻辑控制电路的有限状态机(FSM)开始检测DLL鉴相器输出的Up信号是否为0，如果Up = O ;请参阅图2所示，有限状态机的状态O:Up = O ；tdO = tdllmin+tfb ；强制增加tdll;状态机继续检测up ；其中，tdO为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻dll延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为dll延迟链的延迟时间。DLL逻辑控制电路的有限状态机(FSM)继续检测DLL鉴相器输出的Up信号，如果Up = I ;请参阅图3所示，有限状态机从状态O进入状态1:tdl = tdll+tfb ；强制增加tdll;状态机检测dn;其中，tdl为有限状态机处于状态I时输入时钟和反馈时钟的相位差。DLL逻辑控制电路的有限状态机(FSM)检测DLL鉴相器输出的dn信号，如果dn =I ;请参阅图4所示，有限状态机从状态I进入状态2:td2 = tdll+tfb = TCK ；DLL锁定。在状态2，如果dn = I，减少tdll ;如果up = I，增加tdll ;以此来保证反馈时钟的上升沿和输入时钟的上升沿一直是对齐的。其中，td2为有限状态机处于状态2时输入时钟和反馈时钟的相位差；TCK为时钟周期；然而现有DLL锁定方法存在的问题:由状态I跳变到状态2的条件是up = I跳变到dn = 1，即输入时钟从采样反馈时钟的高电平变到采样反馈时钟的低电平。如果输入时钟的上升沿或者反馈时钟的下降沿有抖动，如图5所示，up出现了错误的由I跳变到0，dn由O跳变到I，状态机也会错误的由状态I跳变到状态2，那么就是输入时钟的上升沿和反馈时钟的下降沿对齐，而DLL的目标是输入时钟的上升沿和反馈时钟的上升沿对齐。【
技术实现思路
】本专利技术的目的在于提供，以防止延迟锁相环锁错。为了实现上述目的，本专利技术采用如下技术方案:一种防止错锁的延迟锁相环，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。优选的，固定延迟单元用于对输入的反馈时钟进行固定延迟后产生反馈时钟_1。优选的，反馈时钟和反馈时钟_1之间的延迟固定或者可调。优选的，第二鉴相器用于比较输入时钟与反馈时钟_1之间的相位。优选的，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_l和dn_l:输入时钟采样到反馈时钟的高电平时，up = 1，dn = O ;输入时钟采样到反馈时钟的低电平时，dn = 1，up =O ;输入时钟采样到反馈时钟_1的高电平时，up_l = 1，dn_l = O ;输入时钟采样到反馈时钟_1的低电平时，dn_l = 1，up_l = Oo一种防止错锁的延迟锁相方法，包括:I)、逻辑控制电路开始检测第一鉴相器输出的Up信号是否为0，如果Up = O ;有限状态机的状态O:Up = O ；tdO = tdllmin+tfb ；强制增加tdll;其中，tdO为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为延迟链的延迟时间；2)、逻辑控制电路继续检测第一鉴相器输出的Up信号，如果Up = I ;有限状态机从状态O进入状态1:tdl = tdll+tfb ；强制增加tdll;其中，tdl为有限状态机处于状态I时输入时钟和反馈时钟的相位差；3)、逻辑控制电路接着检测第二鉴相器输出的dn_l信号，如果dn_l = 1，有限状态机从状态I进入状态2:td2 = tdll+tfb ；DLL处于即将锁定状态；其中，td2为有限状态机处于状态2时输入时钟和反馈时钟的相位差；4)、逻辑控制电路接着检测第一鉴相器输出的up信号和dn信号:如果up = 1，增加 tdll ;如果dn = I，有限状态机从状态2进入状态3:td3 = tdll+tfb = tck ；DLL 锁定；其中，td3为有限状态机处于状态3时输入时钟和反馈时钟的相位差。优选的，DLL锁定之后逻辑控制电路继续检测第一鉴相器输出的up信号和dn信号:如果up = 1，增加tdll ;如果dn = 1，减少tdll，以保证输入时钟的上升沿和反馈时钟的上升沿始终对齐。优选的，输入时钟同时对反馈时钟和反馈时钟_1采样，对反馈时钟采样后第一鉴相器输出up和dn，对反馈时钟_1采样后第二鉴相器输出up_l和dn_l:输入时钟采样到反馈时钟的高电平时，up = 1，dn = O ;输入时钟采样到反馈时钟的低电平时，dn = 1，up =O;输入时钟采样到反馈时钟_1的高电平时，up_l = 1，dn_l = O ;输入时钟采样到反馈时钟_1的低电平时，dn_l = 1，up_l = Oo相对于现有技术，本专利技术具有有益效果:本专利技术，在状态I强制增加tdll但检测dn_l，当输入时钟的上升沿和反馈时钟的下降沿相遇时，输入时钟的上升沿离反馈时钟_1的低电平至少有δ的距离，不会出现错误的dn_l = I ;只有当tdll强制增加，直到输入时钟的上升沿和反馈时钟_1的上升沿相遇，才可能出现dn_l = I,即状态机由状态I进入状态2 ;本专利技术能有有效的防止输入时钟错误的锁定在反馈时钟的下降沿。【【附图说明】】图1为现有DLL电路结构的示意图；图2为现有DLL电路结构的有限状态机的状态O的示意图；图3为现有DLL电路结构的有限状态机的状态I的示意图；图4为现有DLL电路结构的有限状态机的状态2的不意图；图5为Up错误的由I跳变到O的示意图；图6为本专利技术一种防止错锁的延迟锁相环的示意图；图7为本专利技术的有限状态机的状态O的示意图；图8为本专利技术的有限状态机的状态I的示意图；图9为本专利技术的有限状态机的状态2的示意图；图10为本专利技术的有限状态机的状态3的示意图。...

【技术保护点】
一种防止错锁的延迟锁相环，其特征在于，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘成，郭晓锋，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61