本实用新型专利技术涉及一种神经网络处理器的中断控制器。中断控制器由误差比较器、迭代步数比较器、数据数量比较器、误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器、数据计数器、内部总线、与门结构、中断判别寄存器、或门结构以及外部中断请求输出信号组成。误差比较器的结果输出、迭代步数比较器的结果输出同时与中断判别寄存器的一个位相连；误差比较器的结果输出和迭代步数比较器的结果输出与与门结构相连；与门结构的结果输出与中断判别寄存器的一个位相连；数据数量比较器的结果输出与中断判别寄存器的一个位相连；中断判别寄存器的四们位均与或门结构相连。
【技术实现步骤摘要】
本技术涉及神经网络处理领域，特别涉及神经网络处理器的中断控制器。
技术介绍
人工神经网络在智能控制、模式识别等领域中应用广泛，人工神经网络处理器是实现人工神经网络功能的硬件平台。人工神经网络处理器在进行工作时要经历不同的工作阶段和状态，这就需要有专门的控制机构对其进行控制以确保处理器工作的稳定性。在嵌入式人工神经网络处理器中可以通过中断的方式进行控制。本技术设计针对的是基于ARM微处理器和FPGA的嵌入式神经网络处理器的中断控制器，结构简单、功能明确和稳定。
技术实现思路
本技术设计要解决的问题是嵌入式神经网络处理器的中断控制问题，硬件设计具有结构简单、功能明确和稳定的特点，软件设计具有简洁高效的特点。本中断控制器由误差比较器、迭代步数比较器、数据数量比较器、误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器、数据计数器、内部总线、与门结构、中断判别寄存器、或门结构以及外部中断请求输出信号组成。其中误差比较器的结果输出与中断判别寄存器的一个位相连；迭代步数比较器的结果输出与中断判别寄存器的一个位相连；误差比较器的结果输出和迭代步数比较器的结果输出与与门结构相连；与门结构的结果输出与中断判别寄存器的一个位相连；数据数量比较器的结果输出与中断判别寄存器的一个位相连；中断判别寄存器的四们位均与或门结构相连；误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器和数据计数器均通过内部总线相连。其中所述的误差比较器用来判断神经网络训练是否满足精度条件。如果误差error不大于最小精度Emin则满足网络收敛条件，否则不满足网络收敛条件。所述的迭代步数比较器用来判断网络训练是否达到预设的训练次数。未超过预设值max印ochs的同时精度条件满足则网络收敛，否则网络不收敛。所述的数据数量比较器用来判断所有的工作数据是否已经处理完毕。如果小于预设值num_data，则未处理完毕，否则处理完成。所述的与门结构用来判断误差比较和迭代步数比较是否同时满足条件。如同时满足条件则网络训练收敛，否则不收敛。所述的中断判别寄存器用来存储与3个比较器相关的结果，并用来请求外部中断和提供ARM微处理器作为中断类型识别的依据。所述的或门结构用来产生唯一的中断请求。3个比较器和与门结构产生的4种相关结果经由或门结构后产生唯一的中断请求。 软件设计方面，ARM微处理器进入中断服务程序后，根据中断判别寄存器的值执行相应的操作。【附图说明】图1为中断控制装置结构示意图图1中，I是误差比较器、2是迭代步数比较器、3是数据数量比较器、4是误差error寄存器、5是最小精度Emin寄存器、6是预设值maxepochs寄存器、7是迭代步数计数器、8是预设值num_data寄存器、9是数据计数器、10是内部总线、11是与门结构、12是中断判别寄存器、13是或门结构、14是外部中断请求输出信号。【具体实施方式】所述的神经网络处理器的中断产生装置由误差比较器(1)、迭代步数比较器(2)、数据数量比较器(3 )、误差error寄存器(4 )、最小精度Emin寄存器(5 )、预设值maxepochs寄存器(6)、迭代步数计数器(7)、预设值num_data寄存器(8)、数据计数器(9)、内部总线(10)、与门结构(11)、中断判别寄存器(12)、或门结构(13)以及外部中断请求输出信号组成。所述的误差比较器(I)的结果输出与中断判别寄存器(12)的一个位相连；迭代步数比较器(2)的结果输出与中断判别寄存器(12)的一个位相连；误差比较器(I)的结果输出和迭代步数比较器(2)的结果输出与与门结构(11)相连；与门结构(11)的结果输出与中断判别寄存器(12)的一个位相连；数据数量比较器(3)的结果输出与中断判别寄存器(12)的一个位相连；中断判别寄存器(12)的四们位均与或门结构(13)相连；误差error寄存器(4)、最小精度Emin寄存器(5)、预设值maxepochs寄存器(6)、迭代步数计数器(7)、预设值num_data寄存器(8)和数据计数器(9)与内部总线(10)相连。本技术可提供两种阶段的中断控制，分别是网络训练阶段、网络工作阶段。在网络训练阶段产生的误差信号error通过内部总线(10)送到误差error寄存器(4)与预设的最小精度Emin寄存器(5)中的值在误差比较器(I)中进行大小比较。如果误差信号error >预设的最小精度Emin，则说明不满足精度要求，比较器输出O ;否则就满足精度要求，比较器输出I。在网络训练阶段，通过迭代步数计数器(7)产生的迭代步数信号与预设值maxepochs寄存器(6)中的值在迭代步数比较器(2)中进行大小比较。如果迭代步数计数器的值 > 预设值max印ochs，则说明训练超时，比较器输出O ;否则输出I。当误差比较器(I)和迭代步数比较器(2)的输出同时为I时，则训练的神经网络网络收敛；否则网络不收敛。在网络工作阶段，神经网络处理器每处理完一组工作数据，则数据计数器(9)加1数据计数器(9)的值与预设值num_data寄存器(8)中的值在数据数量比较器(3)中进行大小比较。如果数据计数器的值〈预设值num_data，则说明神经网络处理器尚未完成工作，比较器输出O ;否则则神经网络处理器完成工作，比较器输出I。与三个比较器相关的值写入中断判别寄存器(12)。中断判别寄存器(12)共有四位，四位的值通过或门结构(13)产生唯一的外部中断请求输出信号(14)输出到ARM微处理器的外部中断端口。如图1所示，按照从上而下的顺序规定中断判别寄存器(12)的值如下:当值为0100时，训练的神经网络收敛；当值为1000、1010、0010时，训练的神经网络不收敛；当值为OOOl时表示神经网络处理器完成工作；当值为0000时表示神经网络处理器未完成工作。【主权项】1.一种神经网络处理器的中断控制器，其特征在于:中断控制器由误差比较器、迭代步数比较器、数据数量比较器、误差error寄存器、最小精度Emin寄存器、预设值max印OChs寄存器、迭代步数计数器、预设值num_data寄存器、数据计数器、内部总线、与门结构、中断判别寄存器、或门结构以及外部中断请求输出信号组成，其中误差比较器的结果输出与中断判别寄存器的一个位相连；迭代步数比较器的结果输出与中断判别寄存器的一个位相连；误差比较器的结果输出和迭代步数比较器的结果输出与与门结构相连；与门结构的结果输出与中断判别寄存器的一个位相连；数据数量比较器的结果输出与中断判别寄存器的一个位相连；中断判别寄存器的四们位均与或门结构相连；误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器和数据计数器均通过内部总线相连。【专利摘要】本技术涉及一种神经网络处理器的中断控制器。中断控制器由误差比较器、迭代步数比较器、数据数量比较器、误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num本文档来自技高网...
【技术保护点】
一种神经网络处理器的中断控制器，其特征在于：中断控制器由误差比较器、迭代步数比较器、数据数量比较器、误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器、数据计数器、内部总线、与门结构、中断判别寄存器、或门结构以及外部中断请求输出信号组成，其中误差比较器的结果输出与中断判别寄存器的一个位相连；迭代步数比较器的结果输出与中断判别寄存器的一个位相连；误差比较器的结果输出和迭代步数比较器的结果输出与与门结构相连；与门结构的结果输出与中断判别寄存器的一个位相连；数据数量比较器的结果输出与中断判别寄存器的一个位相连；中断判别寄存器的四们位均与或门结构相连；误差error寄存器、最小精度Emin寄存器、预设值maxepochs寄存器、迭代步数计数器、预设值num_data寄存器和数据计数器均通过内部总线相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄晞，周齐国，
申请(专利权)人：福建师范大学，
类型：新型
国别省市：福建;35
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。