三维存储器阵列的串选择线及其制作方法技术

本发明专利技术公开了一种三维存储器阵列的串选择线及其制作方法，该三维存储器阵列的串选择线包括：介电基底、串选择线结构、第二导电层和氧化层。串选择线结构位于介电基底上，包括交替堆栈的多个介电层和多个第一导电层。第二导电层，覆盖串选择线结构的侧壁和顶部。氧化层位于这些第一导电层和该第二导电层之间，且与这些第一导电层和该第二导电层接触。

【技术实现步骤摘要】
三维存储器阵列的串选择线及其制作方法
本专利技术是有关于一种半导体元件，且特别是有关于一种三维存储器阵列的串选择线(stringselectline，SSL)及其制作方法。
技术介绍
由于非易失性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。随着电子元件的尺寸缩小，由存储单元阵列构成的存储器的尺寸也随之缩小。然而，受限于目前的光刻技术，一般二维的存储单元阵列在尺寸缩减上(例如缩小相邻存储单元之间的间距)受到限制。设计者正在寻求堆栈多重薄膜结构以构成存储单元的技术，这种技术有潜力达成相当大的储存容量以及较低的单位比特成本。这就是目前高度受到业界关注的三维存储器阵列。然而，目前的三维存储器阵列工艺的复杂度较高，且在尺寸的缩减上仍受到现有光刻技术的限制。
技术实现思路
本专利技术提供一种三维存储器阵列的串选择线及其制作方法，可以让串选择线的栅极更易于控制，且可以避免串选择线的栅极被编程或擦除的状况。本专利技术的三维存储器阵列的串选择线的制作方法包括以下步骤：首先，提供介电基底，该介电基底上已形成了叠层和硬掩模层，其中叠层包括交替堆栈的多个介电层和多个第一导电层，且具有暴露出该介电基底的两个第一开口，叠层位于两个第一开口之间的部分用以形成串选择线；硬掩模层覆盖叠层且具有第二开口，第二开口位于这些第一开口上方且暴露这些第一开口之间的叠层。接着，进行热处理以在叠层的该部分的侧壁上形成氧化层。然后，在这些第一开口和该第二开口中形成第二导电层，该第二导电层和该氧化层接触。而后，移除部分叠层、部分硬掩模层和部分第二导电层，以形成串选择线和位线图案，其中串选择线包括叠层的该部分以及包覆叠层的该部分的第二导电层。在本专利技术的一实施例中，在叠层的该部分的侧壁上形成氧化层的方法包括在叠层的该部分中的这些第一导电层的侧壁上形成氧化层。在本专利技术的一实施例中，该叠层的最上层为介电层。在本专利技术的一实施例中，该第二开口包括形状相同的第一部分和第二部分，以及连接第一部分和第二部分且暴露出叠层的第三部分，第一部分和第二部分的形状分别和每一第一开口相同。在本专利技术的一实施例中，移除部分叠层的方法是干式刻蚀法，且此干式刻蚀法对介电层和第一导电层不具选择性。在本专利技术的一实施例中，第二开口的形成方法包括以下步骤。在介电基底上依序形成全面覆盖介电基底的堆栈材料层和硬掩模材料层。在堆栈材料层和硬掩模材料层中形成两个第三开口以形成具有这些第一开口的该叠层。移除这些第三开口之间的硬掩模材料层以形成具有该第二开口的该硬掩模层。在本专利技术的一实施例中，移除这些第三开口之间的该硬掩模材料层的方法包括以下步骤。在介电基底上形成填满这些第三开口且覆盖该硬掩模材料层的材料层。在该材料层上形成图案化光刻胶层。以图案化光刻胶层为掩模，移除部分该材料层以及这些第三开口之间的硬掩模材料层。移除剩余的该材料层。在本专利技术的一实施例中，该材料层包括有机介电材料层和富硅聚合物层，有机介电材料层填满这些第三开口，富硅聚合物层全面覆盖介电基底。在本专利技术的一实施例中，介电层的材料为氧化物。在本专利技术的一实施例中，第一导电层的材料为多晶硅。在本专利技术的一实施例中，第二导电层的材料为多晶硅。本专利技术的三维存储器阵列的串选择线包括介电基底；串选择线结构，位于介电基底上，串选择线结构包括交替堆栈的多个介电层和多个第一导电层；第二导电层，覆盖串选择线结构的侧壁和顶部；以及氧化层，位于第一导电层和第二导电层之间，且与第一导电层和第二导电层接触。在本专利技术的一实施例中，串选择线结构的最上层为介电层。基于上述，本专利技术提出一种新颖的三维存储器阵列的串选择线的制作方法。将串选择线的工艺和字线的工艺分开。以栅极氧化物作为串选择线中栅极的栅介电层，这可以让Vt降低，也不会发生串选择线的栅极无意间被编程或擦除的现象。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。附图说明图1A到图10B是根据本专利技术第一实施方式所绘示的一种三维存储器阵列的串选择线的制作方法的流程图，其中图1A到图6A、图8A、图9和图10A是上视图，其他图式则是沿着各个上视图的剖面线所绘示的剖面图或局部放大图。【符号说明】100：介电基底101：开口102：堆栈材料层102a：介电层102b：第一导电层103：开口104：硬掩模材料层105：开口105a：第一部分105b：第二部分105c：第三部分106：叠层108：材料层109：硬掩模层110：有机介电材料层112：富硅聚合物层114：图案化光刻胶层120：第二导电层122：氧化层124：图案化光刻胶层124a：第一部分124b：第二部分124c：第三部分200：部分300：串选择线400：位线图案500：接垫图案具体实施方式本专利技术第一实施方式提出一种三维存储器阵列的串选择线的制作方法。图1A到图10是根据第一实施方式所绘示的一种三维存储器阵列的串选择线的制作方法的流程图，其中图1A到图6A、图8A、图9和图10是上视图，其他图式则是沿着各个上视图的剖面线所绘示的剖面图或局部放大图。第一实施方式的三维存储器阵列的串选择线的制作方法包括以下步骤。请参照图1A和沿着图1A的AA剖线绘示的图1B，首先，提供介电基底100。介电基底100的材料可为氧化物，例如氧化硅。介电基底100上依序形成有全面覆盖介电基底100的堆栈材料层102和硬掩模材料层104。虽然图1B将堆栈材料层102绘示成单层结构，但堆栈材料层102实际上包括交替堆栈的多个介电层102a和多个第一导电层102b，对于这点，下文将会搭配图7作更详细的说明。举例来说，第一导电层102b的层数可能分别为四层、八层、十六层或三十二层，而各个介电层102a则可以配置在每一第一导电层102b的上或下侧。在一种实施例中，堆栈材料层102的最上层为介电层102a。在另一实施例中，堆栈材料层102的最下层也是介电层102a。介电层102a的材料可以是氧化物，例如氧化硅，而第一导电层102b的材料则可以是多晶硅。硬掩模材料层104的材料可以是氮化物，例如氮化硅。当然，本专利技术并不以此为限。举例来说，在其他的实施例中，介电层102a的材料也可以是氮化物或氮氧化物。堆栈材料层102(介电层102a和第一导电层102b)和硬掩模材料层104的形成方法例如是化学气相沉积法。请参照图2A和沿着图2A的AA剖线绘示的图2B，接着，移除堆栈材料层102的一部分和硬掩模材料层104的一部分，以形成具有多个开口的叠层106和具有多个开口的硬掩模材料层104，其中，叠层106中的开口和硬掩模材料层104中的开口共同构成了暴露出介电基底100的开口101。移除堆栈材料层102和硬掩模材料层104的方法例如是干式刻蚀法。请参照图3A和沿着图3A的AA剖线绘示的图3B，接着，在介电基底100上形成材料层108，材料层108填满开口101，且全面地覆盖介电基底100。具体地说，在本实施方式中，材料层108是一种复合结构，其包括有机介电材料层(organicdielectriclayer，ODL)110和富硅聚合物层112。有机介电材料层110具有较佳的间隙填充能力，可以顺利地填满这些开口101。有机介电材料层11本文档来自技高网...

【技术保护点】
一种三维存储器阵列的串选择线的制作方法，包括：提供介电基底，该介电基底上已形成了叠层和硬掩模层，其中该叠层包括交替堆栈的多个介电层和多个第一导电层，且具有暴露出该介电基底的两个第一开口，该叠层位于这些第一开口之间的部分用以形成串选择线；该硬掩模层覆盖该叠层且具有第二开口，该第二开口位于这些第一开口上方且暴露该叠层的该部分；进行热处理以在该叠层的该部分的侧壁上形成氧化层；在这些第一开口和该第二开口中形成第二导电层，该第二导电层和该氧化层接触；以及移除部分该叠层、部分该硬掩模层和部分该第二导电层，以形成串选择线和位线图案，其中该串选择线包括该叠层的该部分以及包覆该叠层的该部分的该第二导电层。

【技术特征摘要】
1.一种三维存储器阵列的串选择线的制作方法，包括：提供介电基底，该介电基底上已形成了叠层和硬掩模层，其中该叠层包括交替堆叠的多个介电层和多个第一导电层，且具有暴露出该介电基底的两个第一开口，该叠层位于这些第一开口之间的部分用以形成串选择线；该硬掩模层覆盖该叠层且具有第二开口，该第二开口位于这些第一开口上方且暴露该叠层的该部分；进行热处理以在该叠层的该部分的侧壁上形成氧化层；在这些第一开口和该第二开口中形成第二导电层，该第二导电层和该氧化层接触；以及移除部分该叠层、部分该硬掩模层和部分该第二导电层，以形成串选择线和位线图案，其中该串选择线包括该叠层的该部分以及包覆该叠层的该部分的该第二导电层。2.根据权利要求1所述的三维存储器阵列的串选择线的制作方法，其中在该叠层的该部分的侧壁上形成氧化层的方法包括：在该叠层的该部分中的这些第一导电层的侧壁上形成氧化层。3.根据权利要求1所述的三维存储器阵列的串选择线的制作方法，其中该叠层的最上层为该介电层。4.根据权利要求1所述的三维存储器阵列的串选择线的制作方法，其中该第二开口包括形状相同的第一部分和第二部分，以及连接该第一部分和该第二部分且暴露出该叠层的第...

【专利技术属性】
技术研发人员：赖二琨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71