提高时序器件输入信号的建立时间和保持时间裕量的方法和电路技术

本发明专利技术涉及一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

【技术实现步骤摘要】
提高时序器件输入信号的建立时间和保持时间裕量的方法和电路
本专利技术涉及数字电路，尤其是涉及提高时序器件输入信号的建立时间和保持时间裕量的方法和电路。
技术介绍
随着电子技术的发展，数字电子系统的工作频率越来越高，对信号时序关系的要求也越来越严格。为了保证数字电子系统能够稳定地工作，需要对系统中时序器件的时序参数进行测试。这些时序参数包括信号的建立时间(setuptime)和保持时间(holdtime)。建立时间和保持时间是测试时序器件对输入信号(例如数字信号、地址信号、片选信号等)和时钟信号之间的时间要求，它们表征了时钟边沿触发前后数据需要在时序器件的输入持续时间，是时序器件本身的特性。其中，建立时间是指触发器的时钟信号上升沿(如果时钟是上升沿有效的话)到来以前，数据稳定不变的时间。输入信号应至少提前时钟上升沿Tsu时间到达时序器件，这个Tsu就是建立时间；如不满足前述条件，这个数据就不能被这一时钟正确触发采样，可能采到错误的信号数值。保持时间是指触发器的时钟信号上升沿到来以后，数据也必须至少保持一段时间Th，数据保持不变以便能够稳定读取。如果数据保持的时间位达到Th，数据便不能被有效读取并转换为输出。图1示出一个信号D0需要满足的建立时间Tsu和保持时间Th的示意图。对一个时序器件而言，建立时间和保持时间的要求必须同时被满足。对时序设计而言，理想的方法自然是选择具有较短建立时间和保持时间要求的时序器件以同时满足着两个要求，然而这会受限于技术和成本。如果两个要求中只有一个未被满足且另一个有裕量，时序设计时通常可以通过调整输入信号和时钟信号的相对关系来满足该要求。以图2为例，数据信号D0仅能在时钟clk的某一上升沿之前T1时间建立，无法满足建立时间Tsu，但数据信号D0在时钟clk的某一上升沿之后维持了时间T2，能够轻易满足保持时间Th，这时可使时钟信号clk延迟为时钟clk’，可以使得建立时间和保持时间均得到满足。由于输入信号通常会维持一个时钟周期，而时序器件所要求的建立时间和保持时间之和通常显著小于一个时钟周期，因此上述的输入信号和时钟信号的相对关系调整通常可以同时满足建立时间和保持时间的要求。然而在实际的数字电子系统中，仍可能有个别时序器件或电路要求较长的建立时间和/或保持时间，其结果是，建立时间和保持时间之和非常接近一个时钟周期。在这种情况下，再通过前述的输入信号和时钟信号的相对关系调整尽管可能恰好同时满足建立时间和保持时间的要求，但如此紧的时序设计意味着没有裕量来应对实际芯片的偏差(OnChipVariation,OCV)，例如时钟信号的抖动(jitter)和偏移(skew)，因此可能导致系统的稳定性不佳。面对前述问题，有些数字电子系统不得不降低时钟频率，增大时钟周期，以满足建立时间和保持时间的要求，其代价是牺牲了系统的性能。
技术实现思路
本专利技术所要解决的技术问题是提供一种提高时序器件输入信号的建立时间和保持时间裕量的方法和电路。本专利技术为解决上述技术问题而采用的技术方案是提出一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号。该方法包括：将该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；以及以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。在本专利技术的一实施例中，上述方法还包括：将该第二时钟信号延迟一第二预定时间后，输出一第三时钟信号；以该第三时钟信号触发一第二锁存器锁存该第一展宽信号，使该第二锁存器输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。在本专利技术的一实施例中，上述方法还包括由一初始时钟信号触发该输入信号。在本专利技术的一实施例中，该输入信号中的有效电平的宽度大致为该初始时钟信号的一个时钟周期。在本专利技术的一实施例中，该初始时钟信号的频率是该第一时钟信号的频率的整数倍。在本专利技术的一实施例中，该第一时钟信号在到达该时序器件前有一延迟时间。在本专利技术的一实施例中，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。本专利技术提出一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。在本专利技术的一实施例中，上述的电路还包括：第二延迟单元，该第二延迟单元输入该第二时钟信号并延迟一第二预定时间后，输出一第三时钟信号；第二锁存器，该第二锁存器的数据端连接该第一展宽信号，该第二锁存器的时钟端连接该第三时钟信号，该第二锁存器的输出端输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。在本专利技术的一实施例中，该输入信号是由一初始时钟信号触发产生。在本专利技术的一实施例中，该输入信号中的有效电平的宽度大致为该初始时钟信号的一个时钟周期。在本专利技术的一实施例中，该初始时钟信号的频率是该第一时钟信号的频率的整数倍。在本专利技术的一实施例中，该第一时钟信号在到达该时序器件前有一延迟时间。在本专利技术的一实施例中，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。本专利技术还提出一种处理器，包括如上所述的电路。在本专利技术的一实施例中，该处理器是CortexA7处理器。本专利技术由于采用以上技术方案，使之与现有技术相比，由于将时序器件的输入信号中的有效电平向后展宽，可以提高时序器件的建立时间和保持时间的裕量，即使考虑了实际芯片的偏差，建立时间和保持时间要求也能够被满足。这样，系统可以在更高的时钟频率上运作，而无需由于建立时间和保持时间的要求而降低时钟频率。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1示出数字电路的建立时间和保持时间的示意图。图2示出数字电路中调整输入信号和时钟信号的相对关系来满足建立时间和保持时间要求的示意图。图3示出本专利技术一实施例的提高时序器件输入信号的建立时间和保持时间裕量的电路示意图。图4示出具有本专利技术实施例的电路的处理器的L2缓存。图5示出图3所示电路的时序图。图6示出图4所示L2缓存的时序图。具体实施方式现在参考附图描述所要求保护的主题，在全部附图中使用相同的参考标号来指相同的元素。在以下描述中，为解释起见，陈述了众多具体细节以提供对所要求保护的主题的全面理解。然而，显而易见的是，这些主题也可以不采用这些具体细节来实施。在其它情况下，以框图形式示出了公知的结构和装置以便于描述本专利技术。在实际的数字电子系统中，会有个别时序器件或电路要求较长的建立时间和/或保持时间，其结果是，建立时间和保持时间之和非常接近一个时钟周期。在这种本文档来自技高网...

【技术保护点】
一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号，该方法包括：将该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

【技术特征摘要】
1.一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号，该方法包括：将该第一时钟信号延迟一第一预定时间后，输出一第二时钟信号；以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。2.如权利要求1所述的方法，还包括：将该第二时钟信号延迟一第二预定时间后，输出一第三时钟信号；以该第三时钟信号触发一第二锁存器锁存该第一展宽信号，使该第二锁存器输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。3.如权利要求1所述的方法，其特征在于，还包括由一主时钟信号触发该输入信号。4.如权利要求3所述的方法，其特征在于，该输入信号中的有效电平的宽度为该主时钟信号的一个时钟周期。5.如权利要求3所述的方法，其特征在于，该主时钟信号的频率是该第一时钟信号的频率的整数倍。6.如权利要求1所述的方法，其特征在于，该第一时钟信号在到达该时序器件前有一延迟时间。7.如权利要求1所述的方法，其特征在于，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。8.一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第...

【专利技术属性】
技术研发人员：李峰，胡光炜，
申请(专利权)人：联芯科技有限公司，
类型：发明
国别省市：上海;31