半导体装置及其制造方法制造方法及图纸

通过多次质子注入，在n型漂移层(2)的内部，形成从基板背面起算的深度不同的多个n型缓冲层(5、6、7)。将从基板背面起算最深的n型缓冲层(5)的从基板背面起算的深度设为比15μm深。将质子注入后进行的用于施主化和恢复结晶缺陷的热处理的温度设为400℃以上。在n型缓冲层(5)的载流子浓度分布中，从载流子浓度的峰位置(5a)向阳极侧的宽度比向阴极侧的宽度宽。夹在于n型缓冲层(5、6、7)之间的区域(15、16)的载流子浓度是平坦的，为n型硅基板(1)的载流子浓度的1倍以上5倍以下。由此，能够实现耐压确保和发生损耗的降低，抑制开关动作时的电压、电流的振荡。另外，能够恢复结晶缺陷而减小漏电流，能够降低热击穿的风险。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法
本专利技术涉及具有通过质子注入而形成的缓冲层的PiN(p-intrinsic-n)二极管和IGBT(InsulatedGateBipolarTransistor：绝缘栅双极型晶体管)等的半导体装置及其制造方法。
技术介绍
作为电力用半导体装置，已知有具有400V、600V、1200V、1700V、3300V的耐压或其以上的耐压的二极管、IGBT等。这些元件可用于转换器、逆变器等电力变换装置，且要求低损耗、低噪声、高耐破坏量、以及低成本。图8是表示具有一般的n型缓冲层55的PiN二极管500的主要部分的剖视图。如图8所示，PiN二极管500具备作为n型硅基板51的一部分的n型漂移层52，在n型硅基板51的第一主面形成作为p型阳极层53的p型层，在与第一主面对置的第二主面形成作为n型阴极层54和n型缓冲层55的n型层。并且，在n型硅基板51的第一主面，以包围p型阳极层53的方式形成作为高耐压结终端结构61的p型层62(p型护圈层)。此外，图8中的符号58为阳极，59为阴极，63为终端电极，64为绝缘膜。对n型阴极层54要求具有用于防止耗尽层穿通(指耗尽层到达阴极59)所需要的载流子浓度和扩散深度。在n型漂移层52的内部，为了抑制耗尽层的扩散，例如形成杂质浓度比n型漂移层52高的n型缓冲层55。作为在从n型硅基板51的第二主面起算比n型阴极层54深的位置以与n型阴极层54接触的方式形成n型缓冲层55的方法，已提出用于形成n型缓冲层55的离子注入的掺杂剂使用扩散系数大的硒(Se)原子等的方法。另外，作为形成n型缓冲层55的其它方法，已知有在比较低的加速电压下，通过可得到较深的射程的氢(H)离子(质子)的注入形成氢致施主的方法。接着，对该氢致施主进行说明。通过对包含氧(O)原子的n型硅基板51(例如利用FZ(FloatZone：区熔)法而形成的块状基板(晶片))注入质子，从而在因注入而产生的空穴(V)缺陷中，氢(H)原子与氧(O)原子结合而变成复合缺陷，产生VOH(Vacancy-Oxide-Hydrogen，空穴-氧化物-氢)缺陷。该VOH缺陷变为供给电子的施主(氢致施主)。进而，通过在注入质子后进行热处理，从而VOH缺陷密度增加，施主浓度也增加，形成杂质浓度比n型漂移层52高的n型缓冲层55。用于提高VOH缺陷的施主浓度的活性化工序可以利用380℃左右的低温退火(热处理)来实现。因此，可以在减薄厚度(薄厚化)前的厚晶片上，预先形成利用高温工序形成的正面结构，其后，从背面磨削晶片减薄至产品厚度后，利用低温退火形成背面结构。通过将用于形成背面结构的退火设为低温退火，能够在产品厚度薄的薄型二极管、薄型IGBT的制造工序中，在薄厚化前的厚晶片预先形成构成正面结构的正面电极和/或钝化膜。由此，在减薄晶片的厚度后的工序中，仅形成构成背面结构的背面电极。因此，能够大幅度缩短使晶片薄厚化后的工序个数。另外，在PiN二极管500中，构成为，在p型阳极层53与n型阴极层54之间的n型硅基板51的内部靠近p阳极层53形成n缓冲层55，在阴极侧残留载流子浓度低的层。通过该构成，能够提高作为少数载流子的空穴的积蓄效应。其结果，即使n型漂移层52(n型硅基板51的p型阳极层53与n型缓冲层55之间的区域)变薄也能够形成具有良好的软恢复特性的二极管。该n型缓冲层55通过在多次质子注入中偏移射程Rp而将质子射入n型硅基板51，由此能够形成在深度方向等效地具有宽阔的载流子浓度分布的厚度的厚n型缓冲层。在下述专利文献1中，记载了通过质子注入而形成的n型层的载流子浓度(杂质浓度)。但是，并没有记载减少因质子注入而导致的结晶缺陷的方法。在下述专利文献2中，作为减少因质子注入而导致的结晶缺陷的方法，记载了在350℃下进行退火(热处理)的方法。在下述专利文献3的图2中，公开了IGBT中的注入了质子而形成的n型缓冲层。另外，记载了在质子通过的区域中利用质子的施主化而形成的n型缓冲层的载流子浓度不低于基板的载流子浓度。在下述专利文献4的图3、图4、图5中，同样记载了具有利用质子的施主化而得到的n型缓冲层的晶闸管、IGBT、二极管。另外，记载了为了使利用质子注入形成的结晶缺陷恢复并进行质子的施主化而进行200℃～550℃的温度下的热处理。在下述专利文献5的图2中，记载了形成在专利文献5的图4的二极管或者图5的IGBT的利用质子的施主化而得到的多个n型缓冲层的载流子浓度分布。另外，记载了在质子通过的区域中利用质子的施主化而形成的n型缓冲层的载流子浓度不低于基板的载流子浓度。在下述专利文献6中，记载了通过将n型缓冲层形成在n型漂移层的中央部，可得到二极管的软恢复特性。现有技术文献专利文献专利文献1:日本特再公表2000-16408号公报专利文献2:日本特开2000-77350号公报专利文献3:美国专利申请公开第2006/205122号说明书专利文献4:美国专利申请公开第2006/286753号说明书专利文献5:美国专利申请公开第2006/81923号说明书专利文献6:日本特开2003-152198号公报
技术实现思路
技术问题然而，在积蓄载流子少的情况(诸如低电流和/或低温时)下，电子浓度接近于施主浓度。因此，如上所述，即使将n型缓冲层55设为宽阔的载流子浓度分布的情况下，也可通过电子的负电荷与施主的正电荷而保持电荷中性条件(电子浓度＝施主浓度+空穴浓度)。其结果，作为少数载流子的空穴的浓度显著降低，反向恢复时空穴的枯竭提早，会产生大的浪涌电压和/或振荡。另外，使半导体装置高耐压化的情况下，为了有效地抑制大的浪涌电压和/或振荡，需要使n型缓冲层55的深度比上述专利文献5的图2所示的15μm深。但是，为了加深n型缓冲层55，需要提高质子注入的加速能量。若提高加速能量，则由于注入损伤而在结晶内产生缺陷。该结晶缺陷通过用于施主化的热处理无法完全恢复的情况下，残留的结晶缺陷作为对积蓄载流子的寿命抑制因数发挥作用，使少数载流子(空穴)的浓度降低。这样，PiN二极管500的反向恢复时和/或IGBT的关断时等这样的开关动作时，作为少数载流子的空穴的枯竭提早，大的浪涌电压或电压、电流产生振荡。该振荡作为放射噪声被放射到外部，产生EMC(Electro-MagneticCompatibility：电磁兼容性)障碍等。另外，该结晶缺陷成为增大PiN二极管500和/或IGBT的漏电流的原因。本专利技术为了消除上述的现有技术中的问题，目的在于提供一种具有利用质子注入而形成的比15μm深的n型缓冲层，并且漏电流和/或发生损耗小，且能够抑制开关动作时的电压、电流的振荡的高耐压的半导体装置及其制造方法。技术方案为了解决上述的课题，实现本专利技术的目的，本专利技术的半导体装置具有如下的特征。在n型半导体基板的内部，设置有n型漂移层。在上述n型半导体基板的第一主面的表面层，与上述n型漂移层接触地设置有p型层。在上述n型半导体基板的第二主面侧，与上述n型漂移层接触地设置有n型层。上述n型层由导入到上述n型半导体基板的氢被施主化而成的、从上述n型半导体基板的第二主面起算的深度不同的多个n型缓冲层构成。多个上述n型缓冲层中的配置于最靠近上述p型层的位置的最接近缓冲层的载流子峰浓度的本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：n型漂移层，设置于n型半导体基板的内部；p型层，与所述n型漂移层接触地设置于所述n型半导体基板的第一主面的表面层；n型层，与所述n型漂移层接触地设置于所述n型半导体基板的第二主面侧，其中，所述n型层由导入到所述n型半导体基板的氢被施主化而成的、从所述n型半导体基板的第二主面起算的深度不同的多个n型缓冲层构成，多个所述n型缓冲层中的配置于最靠近所述p型层的位置的最接近缓冲层的载流子峰浓度的位置比从所述n型半导体基板的第二主面起算15μm的位置深，夹在于深度方向相邻的所述n型缓冲层之间的区域的载流子浓度比所述n型缓冲层的载流子峰浓度低，且大于等于所述n型半导体基板的载流子浓度。

【技术特征摘要】
【国外来华专利技术】2012.10.23 JP 2012-2336501.一种半导体装置，其特征在于，具备：n型漂移层，设置于n型半导体基板的内部；p型层，与所述n型漂移层接触地设置于所述n型半导体基板的第一主面的表面层；n型层，与所述n型漂移层接触地设置于所述n型半导体基板的第二主面侧，其中，所述n型层由导入到所述n型半导体基板的氢被施主化而成的、从所述n型半导体基板的第二主面起算的深度不同的多个n型缓冲层构成，多个所述n型缓冲层中的配置于最靠近所述p型层的位置的最接近缓冲层的载流子峰浓度的位置比从所述n型半导体基板的第二主面起算15μm的位置深，夹在于深度方向相邻的所述n型缓冲层之间的区域的载流子浓度比所述n型缓冲层的载流子峰浓度低，且大于等于所述n型半导体基板的载流子浓度，在夹在于深度方向相邻的所述n型缓冲层之间的区域的载流子浓度分布中，在深度方向上相邻的所述n型缓冲层的各自的载流子浓度分别为峰值的两个位置之间的距离设为LAB，将所述LAB之间长度为aLAB的区域设为区域M，所述a为0.3～0.7的范围的值，将所述区域M的载流子浓度在所述区域M进行积分后除以所述aLAB得到的值设为所述区域M的平均载流子浓度，在所述区域M中，包含在深度方向相邻的所述n型缓冲层之间载流子浓度最小的位置，并具有所述区域M中的所述载流子浓度的分布在所述平均载流子浓度的80％～120％的范围内的平坦部，将从所述n型半导体基板的第一主面到第二主面为止的厚度设为W0，将从所述n型半导体基板的第一主面起算的所述p型层的深度设为xj，将从所述p型层与所述n型漂移层的界面到所述最接近缓冲层的载流子峰浓度的位置为止的距离设为Z，将从所述n型半导体基板的第二主面到所述最接近缓冲层的载流子峰浓度的位置为止的深度设为Y时，从所述n型半导体基板的第二主面到所述最接近缓冲层的载流子峰浓度的位置为止的深度Y是Y＝W0-(Z+xj)，将从所述p型层与所述n型漂移层的界面到所述最接近缓冲层的载流子峰浓度的位置为止的距离Z设为Z＝αW0时的系数α为0.4以上0.8以下。2.根据权利要求1所述的半导体装置，其特征在于，所述n型缓冲层、夹在于深度方向相邻的所述n型缓冲层之间的区域、以及所述n型半导体基板的载流子浓度是由扩散电阻算出的值。3.根据权利要求1所述的半导体装置，其特征在于，夹在于深度方向相邻的所述n型缓冲层之间的区域的载流子浓度为所述n型半导体基板的载流子浓度的1倍以上5倍以下。4.根据权利要求1所述的半导体装置，其特征在于，夹在于深度方向相邻的所述n型缓冲层之间的多个区域中的最靠近所述第二主面的区域的载流子浓度为所述n型半导体基板的载流子浓度的1倍以上5倍以下。5.根据权利要求1所述的半导体装置，其特征在于，在所述n型缓冲层的载流子浓度分布中，从载流子峰浓度的位置向所述p型层侧的宽度比从载流子峰浓度的位置向所述n型半导体基板的第二主面侧的宽度宽。6.根据权利要求1所述的半导体装置，其特征在于，夹在于深度方向相邻的所述n型缓冲层之间的区域的载流子浓度朝向所述p型层侧变小。7.根据权利要求6所述的半导体装置，其特征在于，所述系数α为0.45以上0.7以下。8.根据权利要求7所述的半导体装置，其特征在于，所述系数α为0.5以上0.6以下。9.根据权利要求1所述的半导体装置，其特征在于，将硅的介电常数设为εS，将额定电压设为Vrate，将额定电流密度设为Jrate，将基元电荷设为q，将载流子的饱和速度设为vsat，将所述n型漂移层的掺杂浓度设为Nd，将从所述n型半导体基板的第一主面到第二主面为止的厚度设为W0，将从所述n型半导体基板的第一主面起算的所述p型层的深度设为xj，将从所述p型层与所述n型漂移层的界面到所述最接近缓冲层的载流子峰浓度的位置为止的距离设为Z，将从所述n型半导体基板的第二主面到所述最接近缓冲层的载流子峰浓度的位置为止的深度设为Y，将距离指标x0设为如下述数学式(1)所示时，数学式1从所述n型半导体基板的第二主面到所述最接近缓冲层的载流子峰浓度的位置为止的深度Y为Y＝W0-(Z+xj)，将从所述p型层与所述n型漂移层的界面到所述最接近缓冲层的载流子峰浓度的位置为止的距离Z设为Z＝βx0时的系数β为0.6以上1.4以下。10.根据权利要求9所述的半导体装置，其特征在于，所述系数β为0.7以上1.2以下。11.根据权利要求10所述的半导体装置，其特征在于，所述系数β为0.8以上1.0以下。12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，该半导体装置是二极管或者绝缘栅双极型晶体管，其中，所述二极管以所述p型层为p型阳极层、以所述n型层为所述n型缓冲层和n型阴极层；所述绝缘栅双极型晶体管以所述p型层为p型阱层，且具有选择性地设置于p型阱层的内部的n型发射层和...

【专利技术属性】
技术研发人员：小野泽勇一，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP