基于忆阻器实现计算与存储融合的处理器及其操作方法技术

本发明专利技术公开了一种基于忆阻器实质蕴涵操作的计算与存储融合的处理器及其操作方法；该处理器由多个计算与存储融合单元(Computing&Memory Unit，CMU)通过通信网络相连接。本发明专利技术中使用一种能记忆电阻的器件，即忆阻器。在设计电路时，忆阻器的阻变特性已参与完成相应的计算，并将计算结果用忆阻器的阻态来保存，省去了传统计算机系统中将计算结果输出到存储器的步骤，实现计算与存储的融合。通过通信网络，使得任意CMU中数据都能作为操作数进行计算，并存储在指定的CMU内。CMU既可以存储数据，也可以当作计算单元使用，这将不同于现有的计算机系统必须使用专门的运算器和存储器，本发明专利技术极其方便进行并行计算与并行存储。

【技术实现步骤摘要】
基于忆阻器实现计算与存储融合的处理器及其操作方法
本专利技术属于微电子器件领域，更具体地，涉及一种基于忆阻器实质蕴涵操作的计算与存储融合的处理器及其操作方法。
技术介绍
传统计算机采用冯诺依曼结构，此结构的存储和计算单元分离，分别由存储器和中央处理器(处理器)中的运算器完成。随着半导体工艺水平的不断提高，处理器和存储器的性能都有了很大的提升。根据Moore定律，微处理器内晶体管数目每18个月翻1番，处理器性能的年增长速度曾一度超过50％，而存储器性能的年增长速度平均只有7％，大约每10年增加1倍。以Intel处理器为例，从1980年到2006年，处理器的时钟频率提高了约3500倍，而DRAM的存取时间却只减少了约6倍。存储技术与处理器技术发展速度的不平衡，致使两者速度差距不断增大，使得处理器需要相当多的时间在等待内存数据的读取，导致存储墙(MemoryWall)问题的出现，这一问题已成为进一步提高计算机系统整体性能的瓶颈之一。处理器和存储器之间的性能差距是短期内无法解决的问题，降低存储访问对处理器性能的影响，是当前处理器体系结构设计的主要挑战之一。随着单芯片晶体管集成度越来越高，芯片功耗、线传输延迟、漏电流等问题日益严重，单纯依靠提高主频来提高处理器性能已非常困难，而采用传统的超标量和前瞻技术开发指令级并行的投资回报率也越来越低，因此，开发更高层次的线程级并行和任务级并行已成为持续提升处理器性能的必然趋势，以多核处理器为代表的先进体系结构已成为当前处理器发展的主流。多核设计是当前高性能计算领域的主导思想，已应用于服务器、笔记本到游戏平台以及高性能多媒体应用等多个领域。将多个微处理器核心集成于同一芯片内的片上多核体系结构，以及结合多线程技术的多核多线程体系结构，均有效利用片上晶体管资源，为用户提供多线程执行能力和高产出率计算。多核体系结构是维持Moore定律、利用有限的芯片面积进一步提升处理器性能的有效方法。如何实现并进一步优化多核处理器的设计已成为近期学术界和工业界研究的重点。传统的单处理器芯片的存储器只需为一个处理器核提供数据；而在多核情况下，存储器需要同时为多个处理器核提供数据。目前，多核处理器核的数量按照Moore定律在增长，而处理器的存储器带宽却受芯片引脚数目的限制，几乎没有增长，并且多核处理器线程间访存的相互干扰进一步导致了访存请求延迟的增加。这些变化严重地加剧原已存在的“存储墙”问题。在访存带宽不变情况下，问题规模随着时间而增大，程序的执行时间随时间成指数增长。因此，在未来可预测的时间范围内，存储系统仍将是困扰计算机系统设计人员的最大问题。面对这一问题，我们希望通过改变计算机的硬件组织来解决这一问题。忆阻器是下一代极具潜力的非易失性存储器，它能在电脉冲的作用下实现高电阻和低电阻之间的可逆转变，高低电阻可以用来表示和存储“0”和“1”，用高电阻表示“0”，低电阻表示“1”。这与传统的“电平”逻辑不同，传统的“电平”逻辑是以高低电压来表示“0”和“1”，这种“电平”逻辑往往断电后电路状态无法保存。要保证非易失的存储，需要采用一种状态的存储，我们这里的状态就是电阻的阻态。这样我们在设计电路时，考虑到忆阻器的阻变特性参与完成逻辑计算，并将计算结果用忆阻器的阻态来保存，即使在断电情况下仍然保存着信息，这就省去的将传统架构将计算结果输出到存储器的步骤，实现计算与存储的融合。2010年，惠普实验室在Nature杂志上发表文章，提出未来非易失性的状态逻辑运算替代现有的电平逻辑运算。它使用两个忆阻器和一个电阻来实现MaterialImplication(IMP)实质蕴含((NOTp)ORq)逻辑，逻辑状态都以电阻形式非易失性地存储在忆阻器中，存储和运算的融合首次在忆阻器器件中实现。蕴含操作需要使用一个电阻RG(RON<<RG<<ROFF)，它与两个并联的忆阻器P，Q相连。p，q的初始值分别保存在忆阻器P，Q中，在P，Q上分别同时施加VCOND，VSET电压，P上施加的电压VCOND小于阈值电压，因此P的状态不会被改变。当P处于高阻态(逻辑0)时，由于ROFF>>RG，所以RG上的电压几乎为0，于是Q两端的电压VQ≈VSET，此时，无论Q之前处于何种状态，都会被置为低阻态(逻辑1)。当P的状态处于低阻态(逻辑1)时，RG>>RON，所以RG上的电压几乎为VCONG，于是Q两端的电压VQ≈VSET—VCOND，这个电压小于阈值电压，不会使忆阻器状态改变，所以Q保持原状态。即q’←pIMPq，如图1所示。解决存储墙问题主要有两种技术途径：一种是从根本上提高存储器性能，但短期内尚没有有效技术和手段；另一种是依赖微电子技术的快速发展，改变计算机体系结构，优化计算机硬件组织来解决存储墙问题。
技术实现思路
针对现有技术的缺陷，本专利技术的目的在于提供一种基于忆阻器实现计算与存储融合的处理器及其操作方法，旨在解决计算时需要频繁地从存储器中读、写数据的问题。本专利技术提供了一种基于忆阻器实现计算与存储融合的处理器，包括：计算存储部件，包括X个融合单元和X个通信单元，每一个融合单元连接一个通信单元，各个通信单元相互连接构成一个通信网络，以及控制部件，用于根据指令产生相应控制信号，连接CMU之间的通信网络，选择操作数地址、结果存放地址，当操作需要用到其他CMU时，其能寻找空闲的一个或多个CMU，用以实现所做的操作；其中，一个融合单元包括M个位单元和M-1个列开关，M个位单元的M条位线均连接一个通信单元，相邻两个位单元的位线端之间连接一个列开关；一个位单元包括一个电阻、一个行开关和N个忆阻器，第一忆阻器的一端作为第一选择线，另一端通过依次串联的行开关和电阻接地；第二忆阻器的一端作为第二选择线，另一端连接至第一忆阻器的另一端；第三忆阻器的一端作为第三选择线，另一端连接至第二忆阻器的另一端；……第N忆阻器的一端作为第N选择线，另一端连接至第N-1忆阻器的另一端；X为大于等于2的正整数，M为大于等于2的正整数，N为大于等于2的正整数。更进一步地，一个位单元中的电阻的阻值远大于忆阻器低阻态时的阻值且远小于忆阻器高阻态时的阻值。更进一步地，所述电阻的阻值为忆阻器的高阻态的阻值与低阻态时的阻值的乘积的开平方。本专利技术还提供了一种基于上述的处理器的数据传输、算术运算、逻辑运算和移位等操作方法，数据传输操作包括下述步骤：(1.1)通过在第二融合单元B-CMU中的第1组忆阻器B1和第2组忆阻器B2的选择线上同时施加第一电压VCLEAR，使得所述第1组忆阻器B1和所述第2组忆阻器B2均处于高阻状态，该状态记为0；第一电压VCLEAR为负向且值大于阈值电压；所述阈值电压为使得忆阻器的状态发生改变的电压；(1.2)通过通信网络将第一融合单元A-CMU和第二融合单元B-CMU连通，通过在第一融合单元A-CMU的第1组忆阻器A1的选择线上施加第二电压VCOND，并在第二融合单元B-CMU的第2组忆阻器B2的选择线上施加第三电压VSET，将((NOTA1)ORB2)保存在B2中实现蕴含操作，其中第二电压VCOND正向且值小于阈值电压；第三电压VSET为正向且值大于阈值电压；且所述第三电压VSET与所述第二电压VCO本文档来自技高网...

【技术保护点】
一种基于忆阻器实现计算与存储融合的处理器，其特征在于，包括：计算存储部件，包括X个融合单元和X个通信单元，每一个融合单元连接一个通信单元，各个通信单元相互连接构成一个通信网络，以及控制部件，用于根据指令产生相应控制信号，连接CMU之间的通信网络，选择操作数地址、结果存放地址，当操作需要用到其他CMU时，其能寻找空闲的一个或多个CMU，用以实现所做的操作；其中，一个融合单元包括M个位单元和M‑1个列开关，M个位单元的M条位线均连接一个通信单元，相邻两个位单元的位线端之间连接一个列开关；一个位单元包括一个电阻、一个行开关和N个忆阻器，第一忆阻器的一端作为第一选择线，另一端通过依次串联的行开关和电阻接地；第二忆阻器的一端作为第二选择线，另一端连接至第一忆阻器的另一端；第三忆阻器的一端作为第三选择线，另一端连接至第二忆阻器的另一端；……第N忆阻器的一端作为第N选择线，另一端连接至第N‑1忆阻器的另一端；X为大于等于2的正整数，M为大于等于1的正整数，N为大于等于1的正整数。

【技术特征摘要】
1.一种基于忆阻器实现计算与存储融合的处理器，其特征在于，包括：计算存储部件，包括X个融合单元和X个通信单元，每一个融合单元连接一个通信单元，各个通信单元相互连接构成一个通信网络，以及控制部件，用于根据指令产生相应控制信号，连接CMU之间的通信网络，选择操作数地址、结果存放地址，当操作需要用到其他CMU时，其能寻找空闲的一个或多个CMU，用以实现所做的操作；其中，一个融合单元包括M个位单元和M-1个列开关，M个位单元的M条位线均连接一个通信单元，相邻两个位单元的位线端之间连接一个列开关；一个位单元包括一个电阻、一个行开关和N个忆阻器，第一忆阻器的一端作为第一选择线，另一端通过依次串联的行开关和电阻接地；第二忆阻器的一端作为第二选择线，另一端连接至第一忆阻器的另一端；第三忆阻器的一端作为第三选择线，另一端连接至第二忆阻器的另一端；……第N忆阻器的一端作为第N选择线，另一端连接至第N-1忆阻器的另一端；X为大于等于2的正整数，M为大于等于1的正整数，N为大于等于1的正整数。2.一种基于权利要求1所述的处理器的数据传输操作方法，其特征在于，包括下述步骤：(1.1)通过在第二融合单元B-CMU中的第1组忆阻器B1和第2组忆阻器B2的选择线上同时施加第一电压VCLEAR，使得所述第1组忆阻器B1和所述第2组忆阻器B2均处于高阻状态，该状态记为0；第一电压VCLEAR为负向且值大于阈值电压；所述阈值电压为使得忆阻器的状态发生改变的电压；(1.2)通过通信网络将第一融合单元A-CMU和第二融合单元B-CMU连通，通过在第一融合单元A-CMU的第1组忆阻器A1的选择线上施加第二电压VCOND，并在第二融合单元B-CMU的第2组忆阻器B2的选择线上施加第三电压VSET，将((NOTA1)ORB2)保存在B2中实现蕴含操作，其中第二电压VCOND正向且值小于阈值电压；第三电压VSET为正向且值大于阈值电压；且所述第三电压VSET与所述第二电压VCOND的差值小于所述阈值电压；(1.3)在第二融合单元B-CMU的第2组忆阻器B2的选择线上施加第二电压VCOND，并在第二融合单元B-CMU中的第1组忆阻器B1上施加第三电压VSET，将数据保存在B1中实现蕴含操作B1←B2IMPB1，从而实现将存储于第一融合单元A-CMU中第1组忆阻器A1中的数据x传输至第二融合单元B-CMU中的第1组忆阻器B1中。3.一种基于权利要求1所述的处理器的数据交换操作方法，其特征在于，包括下述步骤：(2.1)通过在第三融合单元C-CMU中第1组忆阻器C1、第三融合单元C-CMU中第2组忆阻器C2、第四融合单元D-CMU中第1组忆阻器D1和第四融合单元D-CMU中第2组忆阻器D2的选择线上同时施加第一电压VCLEAR，使得C1，C2，D1，D2均处于高阻状态，该状态记为0；(2.2)通过通信网络将第一融合单元A-CMU与第三融合单元C-CMU连通，将第二融合单元B-CMU与第四融合单元D-CMU连通，在第一融合单元A-CMU中第1组忆阻器A1和第二融合单元B-CMU中第1组忆阻器B1的选择线上同时施加第二电压VCOND，并在C2和D2的选择线上同时施加第三电压VSET，实现蕴含操作C2←A1IMPC2，D2←B1IMPD2；(2.3)在C2，D2的选择线上同时施加第二电压VCOND，并在C1，D1的选择线上同时施加第三电压VSET，实现蕴含操作C1←C2IMPC1，D1←D2IMPD1；(2.4)在第一融合单元A-CMU中第1组忆阻器A1，第一融合单元A-CMU中第2组忆阻器A2，第二融合单元B-CMU中第1组忆阻器B1，第二融合单元B-CMU中第二组忆阻器B2的选择线上同时施加第一电压VCLEAR，使得A1，A2，B1，B2处于高阻状态；(2.5)通过通信网络将A-CMU与D-CMU连通，B-CMU与C-CMU连通，在C1，D1的选择线上同时施加第二电压VCOND，并在A2，B2的选择线上同时施加第三电压VSET，实现蕴含操作A2←D1IMPA2，B2←C1IMPB2；(2.6)在A2，B2的选择线上同时施加第二电压VCOND，并在A1，B1的选择线上同时施加第三电压VSET，实现蕴含操作A1←A2IMPA1，B1←B2IMPB1，将原存储于第一融合单元A-CMU中的A1中的数据x存储于第二融合单元B-CMU中的B1中，且将原存储于B-CMU的B1中的数据y存储于A-CMU中的A1中。4.一种基于权利要求1所述的处理器的加法操作方法，其特征在于，包括下述步骤：(3.1)通过在第三融合单元C-CMU中第2组忆阻器C2、第七融合单元G-CMU中第1组忆阻器G1、第七融合单元G-CMU中第2组忆阻器G2、第四融合单元D-CMU中第2组忆阻器D2、第八融合单元H-CMU中第1组忆阻器H1的选择线上同时施加第一电压VCLEAR，使得C2、G1、G2、D2、H1处于高阻状态；(3.2)通过通信网络将第一融合单元A-CMU与第七融合单元G-CMU连通，第二融合单元B-CMU与第八融合单元H-CMU连通，在第一融合单元A-CMU中第1组忆阻器A1、第二融合单元B-CMU中第1组忆阻器B1的选择线上同时施加第二电压VCOND，并在G1、H1的选择线上同时施加第三电压VSET，实现蕴含操作G1←A1IMPG1，H1←B1IMPH1；(3.3)通过通信网络将C-CMU与G-CMU连通，D-CMU与H-CMU连通，在G1、H1的选择线上同时施加第二电压VCOND，并在C2、D2的选择线上同时施加第三电压VSET，实现蕴含操作C2←G1IMPC2，D2←H1IMPD2；(3.4)通过通信网络将A-CMU与D-CMU连通，B-CMU与C-CMU连通，在A1、B1的选择线上同时施加第二电压VCOND，并在C2、D2的选择线上同时施加第三电压VSET，实现蕴含操作D2←A1IMPD2，C2←B1IMPC2；(3.5)通过通信网络将C-CMU与G-CMU连通，在C2的选择线上施加第二电压VCOND，并在G2的选择线上施加第三电压VSET，实现蕴含操作G2←C2IMPG2；(3.6)通过通信网络将D-CMU与G-CMU连通，在D2的选择线上施加第二电压VCOND，并在G2的选择线上施加第三电压VSET，实现蕴含操作G2←D2IMPG2；(3.7)通过在第二融合单元B-CMU中第2组忆阻器的第i个忆阻器B2，i、第四融合单元D-CMU中第2组忆阻器的第i个忆阻器D2，i、第八融合单元H-CMU中第2组忆阻器的第i+1个忆阻器H2，i+1的选择线上同时施加第一电压VCLEAR，使得B2，i、D2，i、H2，i+1处于高阻状态，初始i＝1；(3.8)通过通信网络将D-CMU与G-CMU连通，在B1，i、G2，i的选择线上同时施加第二电压VCOND，并在B2，i、D2，i的选择线上同时施加第三电压VSET，实现蕴含操作B2，i←B1，iIMPB2，i，D2，i←G2，iIMPD2，i；(3.9)通过通信网络将A-CMU与B-CMU连通，D-CMU与H-CMU连通，在A1，i、H2，i的选择线上同时施加第二电压VCOND，并在B2，i、D2，i的选择线上同时施加第三电压VSET，实现蕴含操作B2，i←A1，iIMPB2，i，D2，i←H2，iIMPD2，i；(3.10)通过通信网络将D-CMU与H-CMU连通，断开开关DKi，闭合开关DKi，i+1，在D2，i的选择线上施加第二电压VCOND，并在H2，i+1的选择线上施加第三电压VSET，实现蕴含操作H2，i+1←D2，iIMPH2，i+1；(3.11)通过通信网络将B-CMU与H-CMU连通，断开开关BKi、HKi、HKi+1、BKi，i+1，闭合开关HKi，i+1，在B2，i的选择线上同时施加第二电压VCOND，并在H2，i+1的选择线上同时施加第三电压VSET，实现蕴含操作H2，i+1←B2，iIMPH2，i+1；(3.12)若i小于8，则i+1，并返回至步骤(3.7)，若i≥8，则进入步骤(3.13)；(3.13)通过在第一融合单元A-CMU中第二组忆阻器A2、第五融合单元E-CMU中第1组忆阻器E1、第二融合单元B-CMU中第2组忆阻器B2、第六融合单元F-CMU中第1组忆阻器F1、第三融合单元C-CMU中第1组忆阻器C1的选择线上同时施加第一电压VCLEAR，使得A2、E1、B2、F1、C1处于高阻状态；(3.14)通过通信网络将E-CMU与G-CMU连通，F-CMU与H-CMU连通，在G2、H2的选择线上同时施加第二电压VCOND，并在E1、F1的选择线上同时施加第三电压VSET，实现蕴含操作E1←G2IMPE1，F1←H2IMPF1；(3.15)通过通信网络将A-CMU与E-CMU连通，B-CMU与F-CMU连通，在E1、F1的选择线上同时施加第二电压VCOND，并在A2、B2的选择线上同时施加第三电压VSET，实现蕴含操作A2←E1IMPA2，B2←F1IMPB2；(3.16)通过通信网络将A-CMU与H-CMU连通，B-CMU与G-CMU连通，在H2、G2的选择线上同时施加第二电压VCOND，并在A2、B2的选择线上同时施加第三电压VSET，实现蕴含操作A2←H2IMPA2，B2←G2IMPB2；(3.17)通过通信网络将A-CMU与C-CMU连通，在A2的选择线上施加第二电压VCOND，并在C1的选择线上施加第三电压VSET，实现蕴含操作C1←A2IMPC1；(3.18)通过通信网络将B-CMU与C-CMU连通，在B2的选择线上施加第二电压VCOND，并在C1的选择线上施加第三电压VSET，实现蕴含操作C1←B2IMPC1；将存储于A-CMU中的A1中的数据x与存储于B-CMU中的B1中数据y相加后存储于C-CMU的C1中。5.一种基于权利要求1所述的处理器的立即数加法操作方法，立即数为128，其特征在于，包括下述步骤：(4.1)通过在第二融合单元B-CMU中第一组忆阻器的第一个忆阻器B1，1的选择线上加第三电压VSET，在第二融合单元B-CMU中第一组忆阻器的第2-8个忆阻器B1，2-B1，8的选择线上加第一电压VCLEAR，将128写入B1中；(4.2)通过在第三融合单元C-CMU中第2组忆阻器C2、第七融合单元G-CMU中第1组忆阻器G1、第七融合单元G-CMU中第2组忆阻器G2、第四融合单元D-CMU中第2组忆阻器D2、第八融合单元H-CMU中第1组忆阻器H1的选择线上同时施加第一电压VCLEAR，使得C2、G1、G2、D2、H1处于高阻状态；(4.3)通过通信网络将第一融合单元A-CMU与第七融合单元G-CMU连通，第二融合单元B-CMU与第八融合单元H-CMU连通，在第一融合单元A-CMU中第1组忆阻器A1、第二融合单元B-CMU中第1组忆阻器B1的选择线上同时施加第二电压VCOND，并在G1、H1的选择线上同时施加第三电压VSET，实现蕴含操作G1←A1IMPG1，H1←B1IMPH1；(4.4)通过通信网络将C-CMU与G-CMU连通，D-CMU与H-CMU连通，在G1、H1的选择线上同时施加第二电压VCOND，并在C2、D2的选择线上同时施加第三电压VSET，实现蕴含操作C2←G1IMPC2，D2←H1IMPD2；(4.5)通过通信网络将A-CMU与D-CMU连通，B-CMU与C-CMU连通，在A1、B1的选择线上同时施加第二电压VCOND，并在C2、D2的选择线上同时施加第三电压VSET，实现蕴含操作D2←A1IMPD2，C2←B1IMPC2；(4.6)通过通信网络将C-CMU与G-CMU连通，在C2的选择线上施加第二电压VCOND，并在G2的选择线上施加第三电压VSET，实现蕴含操作G2←C2IMPG2；(4.7)通过通信网络将D-CMU与G-CMU连通，在D2的选择线上施加第二电压VCOND，并在G2的选择线上施加第三电压VSET，实现蕴含操作G2←D2IMPG2；(4.8)通过在第二融合单元B-CMU中第2组忆阻器的第i个忆阻器B2，i、第四融合单元D-CMU中第2组忆阻器的第i个忆阻器D2，i、第八融合单元H-CMU中第2组忆阻器的第i+1个忆阻器H2，i+1的选择线上同时施加第一电压VCLEAR，使得B2，i、D2，i、H2，i+1处于高阻状态，初始i＝1；(4.9)通过通信网络将D-CMU与G-CMU连通，在B1，i、G2，i的选择线上同时施加第二电压VCOND，并在B2，i、D2，i的选择线上同时施加第三电压VSET，实现蕴含操作B2，i←B1，iIMPB2，i，D2，i←G2，iIMPD2，i；(4.10)通过通信网络将A-CMU与B-CMU连通，D-CMU与H-CMU连通，在A1，i、H2，i的选择线上同时施加第二电压VCOND，并在B2，i、D2，i的选择线上同时施加第三电压VSET，实现蕴含操作B2，i←A1，iIMPB2，i，D2，i←H2，iIMPD2，i；(4.11)通过通信网络将D-CMU与H-CMU连通，断开开关DKi，闭合开关DKi，i+1，在D2，i的选择线上施加第二电压VCOND，并在H2，i+1的选择线上施加第三电压VSET，实现蕴含操作H2，i+1←D2，iIMPH2，i+1；(4.12)通过通信网络将B-CMU与H-CMU连通，断开开关BKi、HKi、HKi+1、BKi，i+1，闭合开关HKi，i+1，在B2，i的选择线上同时施加第二电压VCOND，并在H2，i+1的选择线上同时施加第三电压VSET，实现蕴含操作H2，i+1←B2，iIMPH2，i+1；(4.13)若i小于8，则i+1，并返回至步骤(4.8)，若i≥8，则进入步骤(4.14)；(4.14)通过在第一融合单元A-CMU中第二组忆阻器A2、第五融合单元E-CMU中第1组忆阻器E1、第二融合单元B-CMU中第2组忆阻器B2、第六融合单元F-CMU中第1组忆阻器F1、第三融合单元C-CMU中第1组忆阻器C1的选择线上同时施加第一电压VCLEAR，使得A2、E1、B2、F1、C1处于高阻状态；(4.15)通过通信网络将E-CMU与G-CMU连通，F-CMU与H-CMU连通，在G2、H2的选择线上同时施加第二电压VCOND，并在E1、F1的选择线上同时施加第三电压VSET，实现蕴含操作E1←G2IMPE1，F1←H2IMPF1；(4.16)通过通信网络将A-CMU与E-CMU连通，B-CMU与F-CMU连通，在E1、F1的选择线上同时施加第二电压VCOND，并在A2、B2的选择线上同时施加第三电压VSET，实现蕴含操作A2←E1IMPA2，B2←F1IMPB2；...

【专利技术属性】
技术研发人员：刘群，张涛，缪向水，李祎，周亚雄，缪天鹏，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北;42