一种ISA总线到Multibus总线的读写操作转换电路制造技术

本发明专利技术公开了一种ISA总线到Multibus总线的读写操作转换电路。该ISA总线到Multibus总线的读写操作转换电路把ISA总线的同步读写操作转换为Multibus总线的异步读写操作，实现ISA总线主设备对Multibus总线从设备的读写操作。本发明专利技术结构简单，支持8位和16位数据宽度，地址线可以根据用户需要进行扩展，可用于混合总线计算机系统设计。本发明专利技术解决了ISA总线机箱上配置Multibus总线从设备的混插与兼容问题，在混合总线加固计算机设计、计算机总线板卡测试诊断等领域有广泛应用。

【技术实现步骤摘要】
一种ISA总线到Multibus总线的读写操作转换电路
本专利技术属于加固计算机设计领域，特别是一种ISA总线到Multibus总线的读写操作转换电路。
技术介绍
PCI/CPCI、Multibus、ISA是加固计算机主流设备总线，一般计算机系统采用单一计算机总线，形成系列设计，如PCI总线计算机、CPCI总线计算机、Multibus总线计算机、ISA总线计算机，配置模块一般包括计算机主模块、AD模块与232串口模块、特殊功能模块等从设备。在加固计算机设计中，为提高系统可靠性，希望在新系统中尽量采用已鉴定成熟模块或设备，如在ISA总线计算机中使用已鉴定的Multibus总线从模块(AD模块、232串口模块、特殊功能模块等)，形成混合总线计算机系统。但是，现有技术中尚无成熟的ISA总线到Multibus总线的读写操作转换电路模块，无法解决ISA总线机箱上配置Multibus总线从设备的混插与兼容问题。
技术实现思路
本专利技术的目的在于提供一种ISA总线到Multibus总线的读写操作转换电路。实现本专利技术目的的技术解决方案为：一种ISA总线到Multibus总线的读写操作转换电路，包括状态转移电路、时序处理电路、复位电路、中断电路；ISA总线的核心部分ISA三总线(控制总线、地址总线、数据总线)与状态转移电路和时序处理电路相连，ISA总线复位信号与复位电路相连，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线复位信号与复位电路相连，Multibus总线中断信号与中断电路相连，复位电路输出总复位信号到状态转移电路和时序处理电路，复位电路还与系统复位相连接。状态转移电路采用ISA总线时钟作为状态机的工作时钟，根据ISA总线和Multibus总线输入的控制信号，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路。时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换。中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理。复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。本专利技术中Multibus总线简称M总线。本专利技术与现有技术相比，其显著优点为：1)本专利技术的电路结构简单，支持8位和16位数据宽度，地址线可以根据需要进行扩展；2)该电路转换效率高，频率适应性强，可以用于7MHz～10MHz的ISA总线时钟范围；3)该电路通用性强，可以在通用的CPLD/FPGA逻辑芯片上实现，占用资源少，功耗低；4)该电路通过ISA总线到Multibus总线的读写时序转换，实现了在ISA总线机箱上配置Multibus总线从设备的混插与兼容；5)在测试领域，基于ISA总线的测试系统，除直接测试ISA总线模块外，如果采用本专利技术电路，可以扩展测试Multibus总线从模块，进而提高系统测试能力。下面结合附图对本专利技术作进一步详细描述。附图说明图1为本专利技术的ISA总线到Multibus总线的读写操作转换电路的组成框图。图2为本专利技术的状态转移电路的外部信号连接图。图3为本专利技术的时序处理电路的外部信号连接和组成框图。图4为本专利技术的状态转移电路的电路框图。图5为本专利技术的状态机的状态转移图。图6为本专利技术的地址转换电路的电路框图。图7为本专利技术的读写命令转换电路的电路框图。图8为本专利技术的数据写转换电路的电路框图。图9为本专利技术的数据读转换电路的电路框图。图10为本专利技术的反馈电路的电路框图。图11为本专利技术的复位电路的电路框图。具体实施方式本专利技术公开了一种ISA总线到Multibus总线的读写操作转换电路，把ISA总线的同步读写操作转换为Multibus总线的异步读写操作，实现ISA总线主设备对Multibus总线从设备的读写操作，解决了ISA总线机箱上配置Multibus总线从设备的混插与兼容问题，在混合总线加固计算机设计、计算机总线板卡测试诊断等领域有广泛应用。结合附图1，说明本专利技术的ISA总线到Multibus总线的读写操作转换电路的组成。一种ISA总线到Multibus总线的读写操作转换电路，包括状态转移电路、时序处理电路、复位电路、中断电路；ISA总线的核心部分ISA三总线(控制总线、地址总线、数据总线)与状态转移电路和时序处理电路相连，ISA总线复位信号与复位电路相连，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线复位信号与复位电路相连，Multibus总线中断信号与中断电路相连，复位电路输出总复位信号到状态转移电路和时序处理电路，并输出Mulitbus总线复位信号到Multibus总线；复位电路还与系统复位相连接。状态转移电路采用ISA总线时钟作为状态机的工作时钟，根据ISA总线和Multibus总线输入的控制信号，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路。时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换。中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理。复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。本专利技术中，相同名称的信号标识表示同一电气连接，Multibus总线简称M总线。结合附图1、附图2、附图4和附图5，说明状态转移电路的外部连接、组成和工作原理。状态转移电路与ISA三总线相连的信号包括ISA总线时钟(isa_bclk)、ISA总线存储器读(isa_memr，低有效)、ISA总线存储器写(isa_memw，低有效)、ISA总线I/O读(isa_ior，低有效)、ISA总线I/O写(isa_iow，低有效)；状态转移电路与Multibus三总线相连的信号为M总线传输确认(m_xack，低有效)，状态转移电路输出到时序处理电路的时序控制信号包括：ISA总线读(isa_rd，高有效)、ISA总线写(isa_wt，高有效)、ISA总线读/写(isa_rd_wt，高有效)、计数信号(isa_ws_cnt)、状态信号IDLE、RD_WT、BT_END(高有效)；状态转移电路的复位信号为来自复位电路的总复位(rst，高有效)；状态转移电路包括第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]、第一或门[OR01]、第二或门[OR02]、第三或门[OR03]、第一多路复用器[M01]、第二多路复用器[M02]、第一D触发器[D01]、第一状态机模块[U01]；上述等于比较器的A输入端和B输入端相等时输出高电平，不相等输出低本文档来自技高网...

【技术保护点】
一种ISA总线到Multibus总线的读写操作转换电路，其特征在于：包括状态转移电路、时序处理电路、复位电路、中断电路；其中ISA总线的核心部分ISA三总线与状态转移电路和时序处理电路相连，ISA总线的核心部分ISA三总线包括控制总线、地址总线、数据总线，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线中断信号与中断电路相连，复位电路接收ISA总线复位信号和系统复位信号，输出总复位信号到状态转移电路和时序处理电路，并输出Mulitbus总线复位信号到Multibus总线；状态转移电路采用ISA总线时钟作为状态机的工作时钟，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路；时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换；中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理；复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。...

【技术特征摘要】
1.一种ISA总线到Multibus总线的读写操作转换电路，其特征在于：包括状态转移电路、时序处理电路、复位电路、中断电路；其中ISA总线的核心部分ISA三总线与状态转移电路和时序处理电路相连，ISA总线的核心部分ISA三总线包括控制总线、地址总线、数据总线，ISA总线中断信号与中断电路相连，状态转移电路输出时序控制信号到时序处理电路；Multibus总线的核心部分Multibus三总线与状态转移电路和时序处理电路相连，Multibus总线中断信号与中断电路相连，复位电路接收ISA总线复位信号和系统复位信号，输出总复位信号到状态转移电路和时序处理电路，并输出Mulitbus总线复位信号到Multibus总线；状态转移电路采用ISA总线时钟作为状态机的工作时钟，通过同步有限状态机进行状态转移处理，输出时序控制信号到时序处理电路；时序处理电路根据状态转移电路提供的时序控制信号对ISA三总线进行时序处理，实现ISA三总线到Multibus三总线的读写操作的时序转换；中断电路从Multibus总线接收Multibus总线中断信号，输出ISA总线中断信号至ISA总线，实现中断信号的中转处理；复位电路实现ISA总线复位信号到Multibus总线复位信号的转换，并提供状态转移电路和时序处理电路使用的总复位信号。2.根据权利要求1所述的ISA总线到Multibus总线的读写操作转换电路，其特征在于：状态转移电路与ISA三总线相连的信号包括ISA总线时钟isa_bclk、ISA总线存储器读isa_memr、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、ISA总线I/O写isa_iow；状态转移电路与Multibus三总线相连的信号为M总线传输确认m_xack，状态转移电路输出到时序处理电路的时序控制信号包括：ISA总线读isa_rd、ISA总线写isa_wt、ISA总线读/写isa_rd_wt、计数信号isa_ws_cnt、状态信号IDLE、RD_WT、BT_END；状态转移电路的复位信号为来自复位电路的总复位rst；状态转移电路包括第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]、第一或门[OR01]、第二或门[OR02]、第三或门[OR03]、第一多路复用器[M01]、第二多路复用器[M02]、第一D触发器[D01]、第一状态机模块[U01]；上述等于比较器的A输入端和B输入端相等时输出高电平，不相等输出低电平，上述第一多路复用器[M01]为二选一复用器，第二多路复用器[M02]为四选一复用器；二选一复用器的S选择端为低电平时D0输入端与Q输出端连通，二选一复用器的S选择端为高电平时D1输入端与Q输出端连接；四选一复用器的[S1，S2]选择端为2’b00时D0输入端与Q输出端连通，[S1，S2]选择端为2’b01时D1输入端与Q输出端连通，[S1，S2]选择端为2’b10时D2输入端与Q输出端连通，[S1，S2]选择端为2’b11时D3输入端与Q输出端连通；第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]、第五等于比较器[E05]的输入端均为4位宽度，第一多路复用器[M01]的数据端、第二多路复用器[M02]的数据端、第一D触发器[D01]的数据端、第五等于比较器[E05]的输入端均为2位宽度，第一或门[OR01]、第二或门[OR02]、第三或门[OR03]以及第一状态机模块[U01]的外部接口均为1位宽度；第一等于比较器[E01]、第二等于比较器[E02]、第三等于比较器[E03]、第四等于比较器[E04]的A输入端相连，从高位到低位依次连接到ISA总线I/O写isa_iow、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、ISA总线存储器读isa_memr；第一等于比较器[E01]的B输入端从高位到低位连接到电平状态4’hE，第二等于比较器[E02]的B输入端从高位到低位连接到电平状态4’hD，第三等于比较器[E03]的B输入端从高位到低位连接到电平状态4’hB，第四等于比较器[E04]的B输入端从高位到低位连接到电平状态4’h7；第一等于比较器[E01]的OUT输出端连接到第一或门[OR01]输入端1，第二等于比较器[E02]的OUT输出端连接到第一或门[OR01]输入端2，第一或门[OR01]的输出端信号为ISA总线读isa_rd，连接到第三或门[OR03]的输入端1并输出到时序处理电路，第三等于比较器[E03]的OUT输出端连接到第二或门[OR02]输入端1，第四等于比较器[E04]的OUT输出端连接到第二或门[OR02]输入端2，第二或门[OR02]的输出端信号为ISA总线写isa_wt，连接到第三或门[OR03]的输入端2并输出到时序处理电路，第三或门[OR03]的输出端信号为ISA总线读/写isa_rd_wt，连接到第一状态机模块[U01]的T1输入端并输出到时序处理单路；第一多路复用器[M01]的D1输入端从高到低连接到电平状态2’b11，第一多路复用器[M01]的反相S选择端连接到外部信号M总线传输确认m_xack，第一多路复用器[M01]的Q输出端连接到第二多路复用器[M02]的D2输入端，第二多路复用器[M02]的D0输入端从高位到低位连接到电平状态2’b01，第二多路复用器[M02]的D1输入端从高位到低位连接到电平状态2’b10，第二多路复用器[M02]的D3输入端从高位到低位连接到电平状态2’b00，第二多路复用器[M02]的Q输出端连接到第一D触发器[D01]的D输入端，第一D触发器[D01]的时钟端连接到ISA总线时钟isa_bclk，第一D触发器[D01]的EN使能端连接到状态信号RD_WT，第一D触发器[D01]的CLR复位端连接到总复位rst，第一D触发器[D01]的Q输出端为计数信号isa_ws_cnt，与第一多路复用器[M01]的D0输入端、第二多路复用器[M02]的[S1，S2]选择端、第五等于比较器[E05]的A输入端相连，并输出到时序处理电路，第五等于比较器[E05]的B输入端从高位到低位连接到电平状态2’b11，第五等于比较器[E05]的OUT输出端连接到第一状态机模块[U01]的T2输入端；第一状态机模块[U01]的CLK时钟端连接到ISA总线时钟isa_bclk，第一状态机模块[U01]的CLR复位端连接到总复位rst，第一状态机模块[U01]的state输出端信号包括状态信号IDLE、RD_WT、BT_END，分别输出到时序处理电路；所述第一状态机模块[U01]采用ISA总线时钟isa_bclk作为状态机工作时钟，第一状态机模块[U01]的状态转移条件包括T1和T2，有效状态包括state1、state2、state3，分别对应状态信号IDLE、RD_WT、BT_END，总复位rst有效时系统处于state1状态，状态信号IDLE有效，在总复位rst撤销的正常工作条件下，当T1无效时，状态机处于state1状态，当T1有效时，状态机转移到state2状态，状态信号RD_WT有效，当T2无效时，状态机处于state2状态，当T2有效时，状态机转移到state3状态，状态信号BT_END有效，state3状态停留一个ISA总线时钟之后，转移到state1状态，完成一次状态机的状态转移操作。3.根据权利要求1所述的ISA总线到Multibus总线的读写操作转换电路，其特征在于：时序处理电路与ISA三总线相连的信号包括ISA总线存储器读isa_memr、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、ISA总线I/O写isa_iow、ISA总线地址isa_addr、ISA总线数据isa_dat、ISA总线从设备就绪isa_chrdy，时序处理电路接收的状态转移电路的输出信号包括ISA总线读isa_rd、ISA总线写isa_wt、ISA总线读/写isa_rd_wt、计数信号isa_ws_cnt、状态信号IDLE、RD_WT、BT_END，时序处理电路与Multibus三总线连接的信号包括M总线存储器读m_mrdc，低有效、M总线存储器写m_mwtc、M总线I/O读m_iorc、M总线I/O写m_iowc、M总线地址m_addr、M总线数据m_dat、M总线传输确认m_xack，时序处理电路的复位信号来自复位电路的总复位rst；时序处理电路包括地址转换电路、读写命令转换电路、数据写转换电路、数据读转换电路、反馈电路；地址转换电路、读写命令转换电路、数据写转换电路、数据读转换电路、反馈电路均采用ISA总线时钟isa_bclk作为工作时钟，采用总复位rst作为复位信号；地址转换电路用于实现ISA总线地址isa_addr到M总线地址m_addr的读写时序转换，输入的时序控制信号包括ISA总线读/写isa_rd_wt、状态信号IDLE、RD_WT、BT_END；读写命令转换电路用于实现ISA总线读写操作命令到M总线读写操作命令的读写时序转换，其中ISA总线读写操作命令包括ISA总线存储器读isa_memr、ISA总线存储器写isa_memw、ISA总线I/O读isa_ior、I/O总线I/O写isa_iow，M总线读写操作命令包括M总线存储器读m_mrdc、M总线存储器写m_mwtc、M总线I/O读m_iorc、M总线I/O写m_iowc，输入的时序控制信号包括计数信号isa_ws_cnt、状态信号RD_WT；数据写转换电路用于实现ISA总线数据isa_dat到M总线数据m_dat的写操作时序转换，输入的时序控制信号包括ISA总线读isa_rd、ISA总线写isa_wt、状态信号IDLE、RD_WT、BT_END；数据读转换电路用于实现M总线数据m_dat到ISA总线数据isa_dat的读操作时序转换，输入的时序控制信号包括ISA总线读isa_rd、ISA总线写isa_wt、计数信号isa_ws_cnt、状态信号IDLE、RD_WT、BT_END，输入的反馈信号为M总线传输确认m_xack；反馈电路用于实现M总线传输确认m_xack到ISA总线从设备就绪isa_chrdy的反馈信号的时序转换，输入的时序控制信号包括计数信号isa_ws_cnt、状态信号RD_WT；所述地址转换电路包括第一选择器[S01]、第二D触发器[D02]、第三D触发器[D03]、第一三态门[T01]；第一选择器[S01]为三路选择器，当只有S0选择端为高...

【专利技术属性】
技术研发人员：曲伟，林冬冬，张贝贝，玄甲辉，陈国华，葛佳佳，管飞，李臣，郭潇湧，马龙，
申请(专利权)人：江苏杰瑞科技集团有限责任公司，
类型：发明
国别省市：江苏;32