后栅工艺中伪栅器件及半导体器件的形成方法技术

本发明专利技术提供一种后栅工艺中伪栅器件的形成方法，包括步骤：提供衬底，衬底上形成有栅介质层；在栅介质层上形成伪栅材料，伪栅材料上具有掩膜层；刻蚀掉部分的伪栅材料，且掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角；以掩膜层为掩蔽，刻蚀伪栅材料，以形成伪栅极。由于在刻蚀掉部分伪栅材料后，掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角，这样，在刻蚀形成伪栅极时，可以形成更为笔直的伪栅极，笔直的伪栅极利于后续工艺中进行填充重新形成替代栅，避免在替代栅中形成空洞，利于提高器件的性能。

【技术实现步骤摘要】
后栅工艺中伪栅器件及半导体器件的形成方法
本专利技术涉及半导体器件制造领域，尤其涉及一种后栅工艺中伪栅器件的形成方法。
技术介绍
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。目前，在CMOSFET(互补金属氧化物半导体场效应晶体管)制造工艺的研究可大概分为两个方向，即前栅工艺和后栅工艺，前栅工艺的栅极的形成在源、漏极生成之前，会对栅氧化层产生影响，而在器件尺寸不断减小后，会对器件的电学特性产生影响。而后栅工艺(后栅工艺，GateLast)，是先形成伪栅以及源漏极，而后去除伪栅形成替代栅，该替代栅是在源、漏极生成之后形成，此工艺中栅极不需要承受很高的退火温度，对栅氧化层的影响较小。然而，随着器件特征尺寸的不断减小，在形成替代栅时存在填充的问题，尤其是金属栅器件，容易在形成金属替代栅的时候产生空洞，对器件性能产生不良影响。
技术实现思路
本专利技术旨在解决上述技术缺陷，提供一种后栅工艺中伪栅器件以及半导体器件的形成方法，避免形成替代栅时的填充问题，提高器件的性能。为此，本专利技术提供了一种后栅工艺中伪栅器件的形成方法，包括步骤：提供衬底，衬底上形成有栅介质层；在栅介质层上形成伪栅材料，伪栅材料上具有掩膜层；刻蚀掉部分的伪栅材料，且掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角，掩膜层下的伪栅材料的顶部宽度比底部宽度小；以掩膜层为掩蔽，刻蚀伪栅材料，以形成伪栅极。优选地，所述掩膜层为硬掩膜，在栅介质层上形成伪栅材料，以及刻蚀掉部分的伪栅材料的步骤具体为：在栅介质层上依次淀积伪栅材料以及硬掩膜材料；采用反应离子刻蚀形成图案化的掩膜层，同时，过刻蚀伪栅材料，以使得掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角。优选地，所述伪栅材料为多晶硅或非晶硅。优选地，所述夹角为45°。此外，本专利技术还提供了利用上述方法形成后栅工艺中半导体器件的方法，在利用上述方法形成伪栅器件后，包括步骤：在侧墙的两侧形成层间介质层；去除伪栅极，以形成开口；在开口中形成替代栅。优选地，在去除伪栅极时，同时去除伪栅极之下的栅介质层；而后，在开口中形成替代栅介质层以及替代栅。优选地，所述替代栅包括金属栅极。本专利技术实施例提供的后栅工艺中伪栅器件的形成方法，掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角，这样，在刻蚀形成伪栅极时，可以形成更为笔直的伪栅极，笔直的伪栅极利于后续工艺中进行填充重新形成替代栅，避免在替代栅中形成空洞，利于提高器件的性能。附图说明图1为根据本专利技术实施例的后栅工艺中伪栅器件的形成方法的流程图；图2-9为根据本专利技术实施例后栅工艺中半导体器件的各个形成阶段的截面示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。正如
技术介绍
的描述，为了避免后栅工艺中在填充形成替代栅时产生空洞的填充问题，参考图1所示，本专利技术提出了一种后栅工艺中伪栅器件的形成方法，包括步骤：提供衬底，衬底上形成有栅介质层；在栅介质层上形成伪栅材料，伪栅材料上具有掩膜层，与掩膜层接触的伪栅材料部分与掩膜层的侧壁具有夹角；以掩膜层为掩蔽，继续刻蚀伪栅材料，以形成伪栅极。通过与掩膜层接触的伪栅材料部分与掩膜层的侧壁形成的夹角，在刻蚀形成伪栅极时，可以形成更为笔直的伪栅极，笔直的伪栅极利于后续工艺中进行填充重新形成替代栅，避免在替代栅中形成空洞，利于提高器件的性能。为了更好的理解本专利技术，以下将结合附图对本专利技术的具体实施例进行详细的描述。首先，在步骤S01，提供衬底，所述衬底上形成有栅介质层102，参考图2所示。在本专利技术中，所述衬底100可以包括任何的半导体材料，例如单晶硅、多晶硅、非晶硅、锗、硅锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其他化合物半导体，所述衬底200还可以为叠层半导体结构，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。此处仅为示例，本专利技术并不限于此。所述栅介质层102可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在本实施例中，为二氧化硅，可以通过热氧化的方法来形成。在步骤S02，依次在栅介质层202上淀积伪栅材料104、硬掩膜材料106，如图2所示。伪栅材料104可以为非晶硅、多晶硅或氧化硅等，在本实施例中，伪栅材料为多晶硅。所述硬掩膜材料106可以为氮化硅或氧化硅等，在本实施例中，为氮化硅。在步骤S03，图案化所述硬掩膜材料106，如图4所示。可以在硬掩膜106上形成光刻胶108，如图2所示，而后图案化硬掩膜层106，如图4所示。在本实施例中通过RIE(反应离子刻蚀)的方法刻蚀硬掩膜材料，来形成图案化的掩膜层106，在现有制造工艺中，通常是以掩膜材料下的伪栅材料104为刻蚀停止层，来确定掩膜材料的刻蚀停止时间。而在本实施例中，将控制刻蚀时间，进行过刻蚀，继续刻蚀伪栅材料。在步骤S04，进行过刻蚀，继续刻蚀伪栅材料，刻蚀掉部分的伪栅材料，且掩膜层下的伪栅材料的侧壁104-1与掩膜层106的侧壁具有夹角，如图4所示。在本实施例中，控制图案化硬掩膜材料106的刻蚀时间，进行过刻蚀，继续刻蚀伪栅材料，也就是说，在刻蚀到伪栅材料时，并不停止刻蚀，继续进行刻蚀以去除掉部分的伪栅材料，由于硬掩膜材料与伪栅材料的刻蚀选择比的不同，过刻蚀后，掩膜层下的伪栅材料的侧壁104-1与掩膜层106的侧壁具有夹角，如图4所示。根据不同的栅极材料和刻蚀气体的选择，对过刻蚀的时间进行调节，来控制上述夹角的大小，在优选的实施例中，该夹角为近似45°。由于硬掩膜材料与伪栅材料的刻蚀选择比不同，在过刻蚀时，去除伪栅材料的速度较慢，在掩膜层下的伪栅材料并不会垂直的刻蚀下去，会在掩膜层下的伪栅材料的侧壁与掩膜层的侧壁形成夹角，而这样，在进行形成伪栅极的刻蚀中，由于该角度的存在，减少伪栅材料顶部的横向刻蚀量，因而能够较好地保持伪栅极顶部的外形，利于在后续刻蚀伪栅材料形成较为垂直的伪栅极。在步骤S05，以掩膜层为掩蔽，刻蚀伪栅材料，以形成伪栅极104，如图5所示。在本实施例中，在掩膜层的掩蔽下，采用反应离子刻蚀刻蚀其下的伪栅材料，从而形成伪栅极104。通常地，进而将伪栅极104下的栅介质层进行刻蚀，从而形成伪栅堆叠102、104，如图5所示。至此，形成了本专利技术实施例的伪栅器件，而后，继续进行后栅工艺形成半导体器件的其他步骤。在步骤S06，在伪栅极104的侧壁形成侧墙108，参考图6所示。所述侧墙108可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。在本实施例中，所述侧墙2本文档来自技高网...

【技术保护点】
一种后栅工艺中伪栅器件的形成方法，其特征在于，包括步骤：提供衬底，衬底上形成有栅介质层；在栅介质层上形成伪栅材料，伪栅材料上具有掩膜层；刻蚀掉部分的伪栅材料，且掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角；以掩膜层为掩蔽，刻蚀伪栅材料，以形成伪栅极。

【技术特征摘要】
1.一种后栅工艺中伪栅器件的形成方法，其特征在于，包括步骤：提供衬底，衬底上形成有栅介质层；在栅介质层上形成伪栅材料，伪栅材料上具有掩膜层；刻蚀掉部分的伪栅材料，且掩膜层下的伪栅材料的侧壁与掩膜层的侧壁具有夹角，掩膜层下的伪栅材料的顶部宽度比底部宽度小；以掩膜层为掩蔽，刻蚀伪栅材料，以形成伪栅极。2.根据权利要求1所述的形成方法，其特征在于，所述掩膜层为硬掩膜，在栅介质层上形成伪栅材料，以及刻蚀掉部分的伪栅材料的步骤具体为：在栅介质层上依次淀积伪栅材料以及硬掩膜材料；采用反应离子刻蚀形成图案化的掩膜层，同时，过刻蚀伪栅材料，以使得掩膜层下的伪栅材料的侧壁与...

【专利技术属性】
技术研发人员：赵治国，朱慧珑，殷华湘，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11