一种基于双向I/O缓冲的ESD保护电路制造技术

本发明专利技术特别涉及一种基于双向I/O缓冲的ESD保护电路。该基于双向I/O缓冲的ESD保护电路，包括两个输入信号，一个使能信号，PAD端口，FPB端口，FP端口，限流电阻R0，N型MOS管和P型MOS管，所述限流电阻R0连接PAD端口和电平转换电路。该基于双向I/O缓冲的ESD保护电路，同时解决了双向缓冲PAD作为输入和输出两种情况下大电流泄放的问题，具有很好的ESD防护作用，无论在哪种状态都能避免设备受到ESD损伤。

【技术实现步骤摘要】
一种基于双向I/O缓冲的ESD保护电路
本专利技术涉及集成电路静电放电保护
，具体地说，特别涉及一种基于双向I/O缓冲的ESD保护电路。
技术介绍
当带有静电的人体或其他物体与集成电路管腿接触，储存于人体之中的电荷将转移到集成电路上，使其带电，或通过集成电路对地放电，这种静电放电ESD过程会在几百ns的时间内产生数安培的瞬间放电电流，将集成电路内的器件烧毁。静电放电ESD已成为半导体器件可靠性的一个焦点，特别是随着工艺尺寸的缩小和复杂的混合信号系统集成，静电放电ESD变得越来越重要。双向缓冲PAD的目的就是通过集成功能，来减少设计的复杂度和工作量，随着集成电路规模的增加，所需的I/O也成倍的增加，做双向缓冲PAD显得尤为重要和必要。为了避免静电损伤，我们需要在缓冲PAD端口上加上一个静电放电ESD保护电路，这样避免静电传导到内核而毁坏内部电路。过去普遍认为，输出级由于其较小的输出阻抗而不易受到ESD损害。但是近年来发现输出级也是比较容易受到ESD损伤的。因此本专利技术需要针对PAD作为输入和输出两种状态综合考虑ESD防护问题。为了解决缓冲PAD上受到大电流冲击时，大电流泄放的问题，本专利技术设计了一种基于双向I/O缓冲的ESD保护电路。
技术实现思路
本专利技术为了弥补现有技术的缺陷，提供了一种能够泄放大电流的基于双向I/O缓冲的ESD保护电路。本专利技术是通过如下技术方案实现的：一种基于双向I/O缓冲的ESD保护电路，其特征在于：包括两个输入信号，一个使能信号，PAD端口，FPB端口，FP端口，限流电阻R0，N型MOS管和P型MOS管，所述限流电阻R0连接PAD端口和电平转换电路，所述FPB端口，FP端口分别为两个钳位电阻，其中FPB端口为高电平，FP端口为低电平；所述P型MOS管中P型MOS管P1源极连接P型MOS管P2源极，P型MOS管P3源极连接P型MOS管P4源极，N型MOS管N1与N型MOS管N2串联，N型MOS管N3与N型MOS管N4串联；其中P型MOS管P2、P型MOS管P4、N型MOS管N2、N型MOS管N4漏极直接与所述PAD端口相连，P型MOS管P1与P型MOS管P3漏极与3.3V电源相连，N型MOS管N1与N型MOS管N3源极接地；两个输入信号分别连接到P型MOS管P1和N型MOS管N1的栅极，所述FP端口连接N型MOS管N2和N型MOS管N4的栅极；另外，P型MOS管中P型MOS管P5管栅极接地，其漏极连接P型MOS管P3、N型MOS管N8的栅极，源极和衬底连接3.3V电源；N型MOS管N5栅极接3.3V电源，其漏极连接N型MOS管N3的栅极，源极和衬底接地，所述P型MOS管P5和N型MOS管N5一直处于导通状态；所述P型MOS管中P型MOS管P6和P型MOS管P7共同构成一个对高电位的选择器，P型MOS管P6的源极接和P型MOS管P7的栅极接PAD端口，P型MOS管P7的源极接3.3V电源，P型MOS管P6的漏极与P型MOS管P7的漏极相连，然后再与P型MOS管P1、P型MOS管P2、P型MOS管P3、P型MOS管P4、P型MOS管P6、P型MOS管P7以及P型MOS管P8的衬底连接到一起。所述N型MOS管中N型MOS管N7、N型MOS管N8与P型MOS管P8串联，P型MOS管P8漏极直接连接PAD端口，并在电路正常工作时处于截止状态，在PAD端口受到正脉冲冲击时会导通；N型MOS管N8恒处于导通状态；N型MOS管N7的栅极接使能信号，源极及衬底和N型MOS管N8的衬底接地，N型MOS管N8的栅极与P型MOS管P3的栅极共同相连于P型MOS管P5的漏极；P型MOS管P2的栅极与P型MOS管P4的栅极共同相连于P型MOS管P8的漏极。所述P型MOS管中P型MOS管P2和P型MOS管P4的栅极连接到N型MOS管N8与P型MOS管P8的连接处；N型MOS管N6的栅极接FPB端口，漏极接使能信号，源极及其衬底接地，N型MOS管N6恒为低电平，与使能信号端相连，对使能信号端相当于一个反向偏置的PN结，起到钳位作用。所述使能信号控制晶体管的开启和两个输入信号是否有效，当PAD端口作为输出时，使能信号控制晶体管开启使两路输入信号同步，PAD端口的输出信号与输入信号反相；当PAD端口作为输入时，使能信号控制晶体管关断并使两路输入信号中的一路输入信号为高电平另一路输入信号为低电平，即一路信号中的P型MOS管P1和另一路信号中的N型MOS管N1处于关断状态，此时PAD端口上的信号将会通过电平转换电路输入到芯片内核电路。本专利技术的有益效果是：该基于双向I/O缓冲的ESD保护电路，同时解决了双向缓冲PAD作为输入和输出两种情况下大电流泄放的问题，具有很好的ESD防护作用，无论在哪种状态都能避免设备受到ESD损伤。附图说明附图1为专利技术双向缓冲PAD的ESD保护电路结构示意图。附图2为专利技术人体模型结构示意图。附图3为专利技术正脉冲冲击输入PAD模拟结果示意图。附图4为专利技术负脉冲冲击输入PAD模拟结果示意图。附图5为专利技术正脉冲冲击输出PAD模拟结果示意图。附图6为专利技术负脉冲冲击输出PAD模拟结果示意图。具体实施方式下面结合附图对本专利技术进行详细的说明。如题1所示，图中VDD33为3.3V电源线。该基于双向I/O缓冲的ESD保护电路，包括两个输入信号，一个使能信号，PAD端口，FPB端口，FP端口，限流电阻R0，N型MOS管和P型MOS管，所述限流电阻R0连接PAD端口和电平转换电路，所述FPB端口，FP端口分别为两个钳位电阻，其中FPB端口为高电平，FP端口为低电平。所述限流R0起限流保护作用，防止大电流对后面电平转换电路的MOS管栅极直接冲击而使MOS管损坏。所述P型MOS管中P型MOS管P1源极连接P型MOS管P2源极，P型MOS管P3源极连接P型MOS管P4源极，N型MOS管N1与N型MOS管N2串联，N型MOS管N3与N型MOS管N4串联，其中P型MOS管P2、P型MOS管P4、N型MOS管N2、N型MOS管N4漏极直接与所述PAD端口相连，P型MOS管P1与P型MOS管P3漏极与3.3V电源相连，N型MOS管N1与N型MOS管N3源极接地。两个输入信号分别连接到P型MOS管P1和N型MOS管N1的栅极，所述FP端口连接N型MOS管N2和N型MOS管N4的栅极。大电流的泄放主要是通过与PAD端口直接相连的P型MOS管P1、P型MOS管P2、P型MOS管P3、P型MOS管P4、N1管、N型MOS管N2、N型MOS管N3、N型MOS管N4这几个MOS管，因此这些管子的尺寸需要做的很大以保护自身不被大电流损坏。同时输入信号又要从P型MOS管P1和N型MOS管N1输入，由于管子的尺寸很大而导致延迟增大，因此需要把输入信号分成两路分别驱动以增加驱动能力来减小延时。另外，P型MOS管中P型MOS管P5管栅极接地（VSS），其漏极连接P型MOS管P3、N型MOS管N8的栅极，源极和衬底连接3.3V电源。N型MOS管N5栅极接3.3V电源，其漏极连接N型MOS管N3的栅极，源极和衬底接地，所述P型MOS管P5和N型MOS管N5一直处于导通状态。所述P型MOS管P5管和N型MOS管N5的作用是保护大尺寸的P型MOS管P3和N本文档来自技高网...

【技术保护点】
一种基于双向I/O缓冲的ESD保护电路，其特征在于：包括两个输入信号，一个使能信号，PAD端口，FPB端口，FP端口，限流电阻R0，N型MOS管和P型MOS管，所述限流电阻R0连接PAD端口和电平转换电路；所述P型MOS管中P1管源极连接P2管源极，P3管源极连接P4管源极，N1管与N2管串联，N3管与N4管串联，其中P2管、P4管、N2管、N4管漏极直接与所述PAD端口相连，P1管与P3管漏极与3.3V电源相连，N1管与N3管源极接地；两个输入信号分别连接到P1管和N1管的栅极，所述FP端口连接N2管和N4管的栅极；另外，P型MOS管中P5管栅极接地，其漏极连接P3管、N8管的栅极，源极和衬底连接3.3V电源；N5管栅极接3.3V电源，其漏极连接N3管的栅极，源极和衬底接地，所述P5和N5管一直处于导通状态；所述P型MOS管中P6管和P7管共同构成一个对高电位的选择器，P6管和P7管源极和衬底连接P1管、P2管、P3管、P4管和P8管的衬底，漏极和栅极分别连接PAD端口和3.3V电源。

【技术特征摘要】
1.一种基于双向I/O缓冲的ESD保护电路，其特征在于：包括两个输入信号，一个使能信号，PAD端口，FPB端口，FP端口，限流电阻R0，N型MOS管和P型MOS管，所述限流电阻R0连接PAD端口和电平转换电路，所述FPB端口，FP端口分别为两个钳位电阻，其中FPB端口为高电平，FP端口为低电平；所述P型MOS管中P型MOS管P1源极连接P型MOS管P2源极，P型MOS管P3源极连接P型MOS管P4源极，N型MOS管N1与N型MOS管N2串联，N型MOS管N3与N型MOS管N4串联；其中P型MOS管P2、P型MOS管P4、N型MOS管N2、N型MOS管N4漏极直接与所述PAD端口相连，P型MOS管P1与P型MOS管P3漏极与3.3V电源相连，N型MOS管N1与N型MOS管N3源极接地；两个输入信号分别连接到P型MOS管P1和N型MOS管N1的栅极，所述FP端口连接N型MOS管N2和N型MOS管N4的栅极；另外，P型MOS管中P型MOS管P5管栅极接地，其漏极连接P型MOS管P3、N型MOS管N8的栅极，源极和衬底连接3.3V电源；N型MOS管N5栅极接3.3V电源，其漏极连接N型MOS管N3的栅极，源极和衬底接地，所述P型MOS管P5和N型MOS管N5一直处于导通状态；所述P型MOS管中P型MOS管P6和P型MOS管P7共同构成一个对高电位的选择器，P型MOS管P6的源极接和P型MOS管P7的栅极接PAD端口，P型MOS管P7的源极接3.3V电源，P型MOS管P6的漏极与P型MOS管P7的漏极相连，然后再与P型MOS管P1、P型MOS管P2、P型MOS管P3、P型MOS管P4、P型...

【专利技术属性】
技术研发人员：张力彬，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37