一种制作嵌入分离栅极式闪存栅极的方法技术

本发明专利技术公开了一种制作嵌入分离栅极式闪存栅极的方法，根据本发明专利技术的方法在图案化逻辑电路区域中的多晶硅层之前在晶片上沉积形成硬掩膜层，以解决后续的位线和逻辑电路区域中的多晶硅层刻蚀步骤中对逻辑电路区域中的多晶硅层的损伤问题，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。

【技术实现步骤摘要】
一种制作嵌入分离栅极式闪存栅极的方法
本专利技术涉及半导体制造工艺，尤其涉及一种嵌入分离栅极式闪存栅极的制作方法。
技术介绍
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM（静态随机存储器）、DRAM(动态随机存储器)和FRAM(铁电存储器)等。随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构：栅极叠层(stackgate)结构和分离栅极式(splitgate)结构。栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erasegate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(PeripheryCircuit)，包括高压晶体管和逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源漏区电连接至位线。该字线电连接至行译码器且位线电连接至读写电路。现有技术将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，以在将分离栅极式快闪存储器、高压晶体管和逻辑晶体管集成在一个电路中，形成嵌入分离栅极式快闪存储器（embeddedsplit-gate）。由于在制作嵌入(逻辑电路的)分离栅极式快闪存储器形成过程中，分离栅极是通过沉积多晶硅形成的，逻辑电路区域中的晶体管栅极是通过氧化消耗掉部分的多晶硅，使剩下的多晶硅满足逻辑电路区域中的栅极的厚度要求而形成的。两个区域的晶体管栅极都没有经过额外的蚀刻过程，所以在同时蚀刻闪存单元区域和逻辑电路区域中的多晶硅层时（相当于同时图案化字线和逻辑栅极多晶硅），以保证刻蚀形成的逻辑区域中的晶体管栅极的剖面结构示意图与仅采用形成逻辑电路区域中的晶体管栅极的工艺所形成的晶体管栅极的剖面结构示意图相同，这对于现有技术是重要的挑战。由于，在逻辑电路区域中的多晶硅层的厚度比在闪存单元区域中（闪存字线区域）的多晶硅层厚度小几百埃，当同时刻蚀两区域中的多晶硅层，在逻辑电路区域中的较多的多晶硅层被过刻蚀，这将使嵌入的逻辑栅极和没有嵌入的逻辑栅极之间的器件性能不匹配，同时从TEM（透射电子显微镜）和电子测试的结果分析嵌入的逻辑栅极的性能下降，这将影响整个集成电路的性能。在集成电路内制作逻辑电路模块和闪存电路模块的过程中，图1为图案化闪存字线区域中的多晶硅层和逻辑电路区域中的多晶硅层之前的嵌入分离栅极式闪存器件的剖面结构示意图。从图1中可以看出，在半导体衬底100上逻辑电路区域I中的逻辑电路栅极多晶硅层和在闪存单元区域II中的控制栅极多晶硅层之间存在有阶梯高度h，逻辑电路区域I中的逻辑电路栅极多晶硅层比在闪存单元区域II中的控制栅极多晶硅层低几百埃。因此，需要一种新的方法，以避免在形成同时图案化逻辑电路区域和闪存字线区域中的多晶硅层以晶体管栅极的过程中对逻辑电路区域中的多晶硅层过刻蚀，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种制作嵌入分离栅极式闪存栅极的方法，包括下列步骤，提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成位线；在所述栅极材料层上形成硬掩膜层；去除所述闪存单元区域中的所述硬掩膜层；图案化所述闪存单元区域中的所述栅极材料层、以及所述逻辑电路区域中的所述硬掩膜层和所述栅极材料层，以在所述逻辑电路区域中形成逻辑电路栅极，在所述闪存单元区域中形成位线。优选地，还包括在形成所述逻辑电路栅极之后去除所述闪存单元区域中的所述硬掩膜层的步骤。优选地，所述硬掩膜层的厚度由所述闪存单元区域中的所述栅极材料层和所述逻辑电路区域中的所述栅极材料层的高度差距决定。优选地，所述硬掩膜层的厚度由所述硬掩膜层和所述栅极材料层之间的刻蚀选择率决定。优选地，所述硬掩膜层包括氮化硅层、氧化层、氮氧化硅层或者非晶碳层中的一种或者几种。优选地，所述硬掩膜层包括氮化硅层和高温氧化层，所述氮化硅层的厚度为300埃至400埃，所述高温氧化层的厚度为100埃至150埃。优选地，所述硬掩膜层为非晶碳层，可以采用湿法清洗和灰化工艺去除所述逻辑电路区域中的所述硬掩膜层。优选地，采用PECVD工艺形成所述氮化硅层、所述氧化层、所述氮氧化硅层、所述非晶碳层。优选地，去除所述闪存单元区域中的所述硬掩膜层的步骤包括：在所述硬掩膜层上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖所述逻辑电路区域，且露出所述闪存单元区域；根据所述图案化的光刻胶层去除所述闪存单元区域中的所述硬掩膜层；去除所述图案化的光刻胶层。本专利技术的方法在图案化逻辑电路区域中的多晶硅层之前在晶片上沉积形成硬掩膜层，以解决后续的位线和逻辑电路区域中的多晶硅层刻蚀步骤中对逻辑电路区域中的多晶硅层的损伤问题，以提高嵌入分离栅极式闪存的整体的性能和嵌入分离栅极式闪存的良品率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1为在图案化闪存字线区域中的多晶硅层和逻辑电路区域中的多晶硅层之前的嵌入分离栅极式闪存器件结构的剖面结构示意图；图2A-2E为根据本专利技术一个实施方式制作嵌入分离栅极式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；图3为根据本专利技术一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何解决目前存在的问题。显然本专利技术的较佳实施例详细的描述如下，然而去除这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的本文档来自技高网...

【技术保护点】
一种制作嵌入分离栅极式闪存栅极的方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成位线；在所述栅极材料层上形成硬掩膜层；去除所述闪存单元区域中的所述硬掩膜层；图案化所述闪存单元区域中的所述栅极材料层、以及所述逻辑电路区域中的所述硬掩膜层和所述栅极材料层，以在所述逻辑电路区域中形成逻辑电路栅极，在所述闪存单元区域中形成位线。

【技术特征摘要】
1.一种制作嵌入分离栅极式闪存栅极的方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成位线；在所述栅极材料层上形成硬掩膜层；去除所述闪存单元区域中的所述硬掩膜层；图案化所述闪存单元区域中的所述栅极材料层、以及所述逻辑电路区域中的所述硬掩膜层和所述栅极材料层，以在所述逻辑电路区域中形成逻辑电路栅极，在所述闪存单元区域中形成位线；去除所述逻辑电路区域中的所述硬掩膜层。2.如权利要求1所述的方法，其特征在于，所述硬掩膜层的厚度由所述闪存单元区域中的所述栅极材料层和所述逻辑电路区域中的所述栅极材料层的高度差距决定。3.如权利要求1所述的方法，其特征在于，所述硬掩膜层的厚度由所述硬掩膜层和所述栅极材料层之间的刻蚀选择率决定。4.如权...

【专利技术属性】
技术研发人员：马慧琳，李敏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31