【技术实现步骤摘要】
【国外来华专利技术】具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件
本专利技术的实施例涉及半导体器件的领域，并且具体而言，涉及具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的半导体器件的领域。
技术介绍
在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。在诸如Ⅲ-Ⅴ族材料系统之类的外延生长的半导体异质结构中形成的半导体器件由于其低有效质量以及减小的杂质散射而在晶体管沟道中提供了格外高的载流子迁移率。这种器件提供了高驱动电流性能并且显示出用于未来的低功率、高速逻辑应用的前景。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改进。另外，在集成电路器件的制造中，诸如三栅极晶体管之类的多栅极晶体管已经随着器件尺寸不断缩小而变得更普遍。已经尝试了很多不同技术来减小这种晶体管的结泄漏。然而，在结泄漏抑制的领域中仍然需要显著的改进。附图说明图1A示出了具有带有单个电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。图1B是在100kHz到2MHz的频谱上的作为图1A的器件的VG的函数的C/A的曲线图。图2示出了根据本专利技术的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。图3示出了根据本专利技术的另一个实施例的具有带有多电介质栅极堆叠...
【技术保护点】
一种半导体器件，包括：异质结构，其设置在衬底上方并且包括具有沟道区的三维Ⅲ‑Ⅴ族材料体；源极和漏极材料区，其设置在所述三维Ⅲ‑Ⅴ族材料体上方；沟槽，其设置在所述源极和漏极材料区中，将源极区与漏极区分开，并且暴露所述沟道区的至少一部分；以及栅极堆叠体，其设置在所述沟槽中并且设置在所述沟道区的暴露的部分上，所述栅极堆叠体包括：第一电介质层，其与所述沟槽共形并且设置在所述沟道区的外部部分上，但不设置在内部部分上；不同的第二电介质层，其与所述第一电介质层共形并且设置在所述沟道区的所述内部部分上；以及栅极电极，其设置在所述第二电介质层上。
【技术特征摘要】
【国外来华专利技术】2012.09.27 US 13/629,1541.一种半导体器件，包括：异质结构，其设置在衬底上方并且包括具有沟道区的三维Ⅲ-Ⅴ族材料体，并且所述异质结构还包括设置在所述衬底与所述三维Ⅲ-Ⅴ族材料体之间的底部半导体势垒层；源极和漏极材料区，其设置在所述三维Ⅲ-Ⅴ族材料体上方；沟槽，其设置在所述源极和漏极材料区中，将源极区与漏极区分开，所述沟槽还至少部分地设置在所述底部半导体势垒层中并且完全暴露所述沟道区；以及栅极堆叠体，其设置在所述沟槽中并且设置在所述沟道区上，并且所述栅极堆叠体完全包围所述沟道区，所述栅极堆叠体包括：第一电介质层，其与所述沟槽共形并且设置在所述沟道区的外部部分上，但不设置在内部部分上；不同的第二电介质层，其与所述第一电介质层共形并且设置在所述沟道区的所述内部部分上，其中，所述第二电介质层具有比所述第一电介质层高的介电常数；以及栅极电极，其设置在所述第二电介质层上。2.根据权利要求1所述的半导体器件，其中，所述第二电介质层具有大于8的介电常数，并且所述第一电介质层具有在4-8的范围内的介电常数。3.根据权利要求1所述的半导体器件，其中，所述第二电介质层包括选自由以下材料组成的组中的材料：钽硅氧化物、氧化铝、氧化铪、氧化锆和氧化镧，并且所述第一电介质层包括选自由以下材料组成的组中的材料：硅酸铝、氮氧化硅、二氧化硅和氮化硅。4.根据权利要求1所述的半导体器件，其中，所述第一电介质层具有在2-15纳米的范围内的厚度，并且所述第二电介质层具有在0.5-3纳米的范围内的厚度。5.根据权利要求1所述的半导体器件，所述异质结构还包括：设置在所述源极和漏极材料区与所述三维Ⅲ-Ⅴ族材料体之间的顶部势垒层，其中，所述沟槽也设置在所述顶部势垒层中。6.一种半导体器件，包括：设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置；栅极堆叠体，其设置在所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且完全包围所述沟道区，所述栅极堆叠体包括：第一电介质层，其设置在所述沟道区中的每个沟道区的外部部分上，但不设置在内部部分上；不同的第二电介质层，其与所述第一电介质层共形并且设置在所述沟道区中的每个沟道区的所述内部部分上，其中，所述第二电介质层具有比所述第一电介质层高的介电常数；以及栅极电极，其设置在所述第二电介质层上；底部势垒层，其设置在所述衬底与最底部Ⅲ-Ⅴ族材料纳米线之间，其中，所述栅极堆叠体的底部部分设置在所述底部势垒层上；以及源极和漏极区，其在所述栅极堆叠体的任一侧上包围所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。7.根据权利要求6所述的半导体器件，还包括：设置在所述源极和漏极区与所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层。8.一种半导体器件，包括：异质结构，其设置在衬底上方并且包括具有沟道区的三维Ⅲ-Ⅴ族材料体，并且所述异质结构还包括设置在所述衬底与所述三维Ⅲ-Ⅴ族材料体之间的底部半导体势垒层；源极和漏极材料区，其设置在所述三维Ⅲ-Ⅴ族材料体上方；沟槽，其设置在所述源极和漏极材料区中，将源极区与漏极区分开，所述沟槽还至少部分地设置在所述底部半导体势垒层中并且完全暴露所述沟道区；以及栅极堆叠体，其设置在所述沟槽中并且设置在所述沟道区上，并且所述栅极堆叠体完全包围所述沟道区，所述栅极堆叠体包括：第一电介质层，其与所述沟槽共形并且设置在所述沟道区的暴露的部分上；不同的第二电介质层，其与所述第一电介质层共形并且设置在所述第一电介质层上，但不设置在所述沟道区上，其中，所述第二电介质层具有比所述第一电介质层高的介电常数；以及栅极电极，其设置在所述第二电介质层上。9.根据权利要求8所述的半导体器件，其中，所述第二电介质层具有大于8的介电常数，并且所述第一电介质层具有在4-8的范围内的介电常数。10.根据权利要求8所述的半导体器件，其中，所述第二电介质层包括选自由以下材料组成的组中的材料：钽硅氧化物、氧化铝、氧化铪、氧化锆和氧化镧，并且所述第一电介质层包括选自由以下材料组成的组中的材料：硅酸铝、氮氧化硅、二氧化硅和氮化硅。11.根据权利要求8所述的半导体器件，其中，所述第一电介质层具有在0.3-2纳米的范围内的厚度，并且所述第二电介质层具有在0.5-3纳米的范围内的厚度。12.根据权利要求8所述的半导体器件，所述异质结构还包括：设置在所述源极和漏极材料区与所述三维Ⅲ-Ⅴ族材料体之间的顶部势垒层，其中，所述沟槽也设置在所述顶部势垒层中。13.一种半导体器件，包括：设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置；栅极堆叠体，其设置在所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且完全包围所述沟道区，所述栅极堆叠体包括：第一电介质层，其设置在所述沟道区中的每个沟道区上；不同的第二电介质层，其与所述第一电介质层共形并且设置在所述第一电介质层上，但不设置在所述沟道区中的每个沟道区上，其中，所述第二电介质层具有比所述第一电介质层高的介电常数；以及栅极电极，其设置在所述第二电介质层上；以及源极和漏极区，其在所述栅极堆叠体的任一侧上包围所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。14.根据权利要求13所述的半导体器件，还包括：设置在所述源极和漏极区与所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层；以及设置在所述衬底与最底部Ⅲ-Ⅴ族材料纳米线之间的底部势垒层，其中，所述栅极堆叠体的底部部分设置在所述底部势垒层上。15.一种半导体器件，包括：半导体衬底，其包括第一半导体材料；所述半导体衬底上方的第二层，所述第二层包括与所述第一半导体材料不同的第二半导体材料；所述第二层上方的纳米线，所述纳米线包括与所述第二半导体材料不同的第三材料，所述纳米线具有沟道区；朝向所述沟道区的第一侧并且具有顶部的源极区，所述源极区的顶部位于所述纳米线的顶部的上方；朝向所述沟道区的第二侧的漏极区，所述沟道区的所述第二侧与所述第一侧相对，所述漏极区具有顶部，所述漏极区的顶部位于所述纳米线的所述顶部的上方；第一栅极电介质层，其围绕所述纳米线的所述沟道区；第二栅极电介质层，其围绕所述纳米线的所述沟道区，所述第二栅极电介质层位于所述第一栅极电介质层上并且通过所述第一栅极电介质层而与所述纳米线的所述沟道区分开，所述第二栅极电介质层具有比所述第一栅极电介质层高的介电常数；栅极电极，其围绕所述纳米线的所述沟道区，所述栅极电极通过所述第一栅极电介质层和所述第二栅极电介质层而与所述纳米线的所述沟道...
【专利技术属性】
技术研发人员：G·杜威，M·拉多萨夫列维奇，R·皮拉里塞泰，B·舒金，N·慕克吉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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