具有改良的辐射耐受性的集成电路制造技术

本发明专利技术说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板(102)；一n井(108)，其被形成在该基板上；一p井(106)，其被形成在该基板上；以及一p分接区(202)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。本发明专利技术还说明一种用于形成具有改良的辐射耐受性的集成电路的方法。

【技术实现步骤摘要】
【国外来华专利技术】具有改良的辐射耐受性的集成电路
本专利技术的一实施例大体上和集成电路有关，且明确地说，和具有改良的辐射耐受性的集成电路有关，并且和实现一集成电路的方法有关。
技术介绍
集成电路是电子装置的重要组件。然而，集成电路的操作可能会受到辐射冲击的影响。当集成电路的电路组件的维度缩小，储存在集成电路中的数据更可能会因辐射冲击而遭到破坏，通常称为单一事件扰乱(SingleEventUpset，SEU)撞击。此等辐射冲击可能改变或“扰乱(upset)”被储存在内存组件中的数据。遭到破坏的数据可能会冲击该集成电路的效能。在某些实例中，遭到破坏的数据可能会使得该集成电路无法使用，直到正确的数据重新储存在该内存中为止。虽然现有技术不必重新装载整个内存便可侦测并修正数据错误，但是，此等技术有明显的限制。辐射冲击会产生少数载子(minoritycarrier)，它们可能会扰乱集成电路特定区域中的电荷浓度。用以抑制在SEU撞击期间所产生的少数载子的现有技术依赖于具有高重新组合率的“埋置层(buriedlayer)”。然而，实验显示，此层会导致相反的结果。也就是，当高掺杂的埋置P+层排斥少数载子或电荷(例如，p基板中的电子)时，SEU比例会提高。因此，用以解决SEU撞击的冲击的习知方法便无法防止非所希望的数据遗失。
技术实现思路
本专利技术说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板；一n井，其被形成在该基板上；一p井，其被形成在该基板上；以及一p分接区(p-tap)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。根据一替代实施例，一种具有改良的辐射耐受性的集成电路包括：一由多个内存胞所组成的矩阵，每一个内存胞具有一p井的一部分以及一n井的一对应的部分；以及多个p分接区，每一个p分接区沿着该多个内存胞中的一内存组件延伸，其中，对该多个内存胞中的每一个内存胞来说，该p井的一部分中的n通道晶体管位在和该n井的一部分中的对应的p通道晶体管相反的一p分接区的侧上。本专利技术还揭示一种用于形成具有改良的辐射耐受性的集成电路的方法。该方法可能包括：形成一n井于基板上；形成一p井于该基板上；以及形成一p分接区于该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。附图说明图1所示的是根据一实施例的集成电路的剖视图；图2所示的是根据一实施例的具有一p分接区的集成电路的剖视图；图3所示的是图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；图4所示的是根据一实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；图5所示的是根据一实施例的图4的内存阵列的一内存胞的剖视图；图6所示的是根据一替代实施例的图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；图7所示的是根据一替代实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；图8所示的是根据一实施例的一连串剖视图，图中显示图7的集成电路的形成过程；图9所示的是根据一实施例的一内存组件的方块图；图10所示的是根据一替代实施例的一内存组件的方块图；图11所示的是根据进一步实施例的一内存组件的方块图；图12所示的是根据一实施例所实现的一正反器的方块图；图13所示的是根据一实施例的用于程序化一具有可程序化资源的装置的系统方块图；图14所示的是一具有可程序化资源的装置的方块图，其包含图2至12的电路；图15所示的是根据一实施例的图14的装置的可配置逻辑组件的方块图；以及图16所示的是根据一实施例的用于实现一集成电路的方法流程图。具体实施方式首先参考图1，图中所示的是根据一实施例的集成电路的剖视图。图1的集成电路包括一p型晶圆102与一p磊晶(p-epi)层104。一p井106与一n井108会被形成在该p磊晶层104中。多个晶体管组件会被形成在该p井106与该n井108中。明确地说，该p井106中的一第一晶体管包括一源极区110、一汲极区112、以及一闸极114，如图所示。该n井108中的一第二晶体管包括一源极区116、一汲极区118、以及一闸极120。图1中的晶体管仅以范例来显示，而且举例来说，可以使用在一内存胞中。然而，如下面将更详细的说明，在一集成电路中被实现的一或更多个p分接区可能在一n井附近被实现，以便防止非所希望的少数载子改变内存组件的储存状态。半导体装置上的辐射冲击可能在具有特定电荷(也就是，该区域中的多数载子)的区域中造成非所希望的少数载子。此辐射冲击可能影响一内存装置的储存组件。一内存装置的数据中的非所希望的变化一般称为单一事件扰乱(SEU)。互补式金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)静态随机存取内存(StaticRandomAccessMemory，SRAM)中的SEU可能因下面两种效应造成：一(不导通的)NMOS装置的“n+”汲极处的高电位放电至低电位以及一(不导通的)PMOS装置的“p+”汲极处的零电位充电至较高的电位。靠近n井的SRAM内存的SEU的比例是肇因发生在n井边界处的电荷的光伏分离。此电荷分离会导致p井中的电位提高以及n井中的电位下降。这会正向偏压n井和p井两者之中的所有p-n接面。因此，电位接近于接地的节点(也就是，逻辑“0”的节点)会充电，而具有高电位的节点(也就是，逻辑“1”的节点)则会放电它们的电位。SRAM的储存接面处的同步改变可能用以同时翻转内存状态。于一内存胞的近似或是直接粒子撞击的情况中，其中一个储存节点的放电/充电便足以导致SEU。如图2的集成电路实施例的剖视图中所示，p分接区202与204被放置在n井的任一侧。该等p分接区利用和该等晶体管的p井相同的制程所形成。然而，应该了解的是，该等p分接区的深度可能大于该等晶体管的p井。将p分接区放置在一n井附近有助于防止少数载子影响有储存电荷的节点。更明确地说，举例来说，相较于现有的内存装置，将p分接区放置在一内存中n井的两侧会显著地抑制光伏基板偏压并且降低SEU。由于光伏效应的关系，SEU的比例强烈地相依于一游离径(ionizationtrack)是否跨越n井边界。使用p分接区会显著地降低因辐射撞击的关系所产生的少数载子的效应。如图2中所示，该等少数载子(也就是，n井中的正电荷)会如图所示般地被吸引至p分接区202与204。如在图3中所见，图中所示的是图2的集成电路的俯视平面图，该等p分接区202与204沿着n井108延伸，其中，p分接区202吸引可能会影响该n井108中一电路的节点的电荷的正电荷。除了晶体管109与115之外，p井106中的n通道晶体管302与304以及n井108中的p通道晶体管306与308亦可能被实现作为一电路的一部分。如下面参考图5与6的更详细说明，该等晶体管304至308可能和单一电路(例如，SRAM胞)相关联。现在参考图4，该集成电路的俯视平面图显示根据一实施例位于一内存阵列中的p分接区。该等p分接区被形成在延伸n井的长度的带状区中，其中，每一个p分接区皆和多个内本文档来自技高网...

【技术保护点】
一种具有改良的辐射耐受性的集成电路，该集成电路包括：一基板；一n井，其被形成在该基板上；一p井，其被形成在该基板上；以及一p分接区，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。

【技术特征摘要】
【国外来华专利技术】2012.08.16 US 13/587,8231.一种具有改良的辐射耐受性的集成电路，该集成电路包括：一基板；一n井，其被形成在该基板上；一p井，其被形成在该基板上且沿着该n井延伸，其中，该集成电路包括多个内存胞，并且该多个内存胞具有在该p井中的n通道晶体管和在该n井中的p通道晶体管且沿着该p井和该n井于一行之中延伸；以及一p分接区，其被形成在该p井中相邻于该n井，其中，该p分接区沿着该行的该多个内存胞而在被形成在该n井中的该p通道晶体管和被形成在该p井中的该n通道晶体管之间延伸并且被耦合至一接地电位。2.根据权利要求1的集成电路，进一步包括一第二p井，其在该n井另一侧上与该n井相邻。3.根据权利要求2的集成电路，其中，该第二p井包括被耦合至接地的第二p分接区。4.根据权利要求3的集成电路，其中，该第二p井包括晶体管组件，该p分接区位于该n井和被形成在该第二p井中的晶体管组件之间。5.根据权利要求4的集成电路，其...

【专利技术属性】
技术研发人员：麦克·J·哈特，詹姆士·卡普，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：美国;US