一种通过CPLD扩展FPGA的IO口的方法技术

本发明专利技术涉及逻辑设计领域，特别涉及一种FPGA应用领域，具体指一种通过CPLD扩展FPGA的IO口的方法。本发明专利技术包含FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口，这样极大的扩展了FPGA的输出端口；所述CPLD还与拨码开关连接，通过CPLD将拨码开关信息输入到FPGA中，相当于扩展了FPGA的输入端口；本发明专利技术方法使FPGA的IO端口得到了极大的扩展，具有广泛的应用前景。

【技术实现步骤摘要】

本专利技术涉及逻辑设计领域，特别涉及一种FPGA应用领域。
技术介绍
FPGA (Field — Programmable Gate Array),即现场可编程门阵列，它是在 PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA通常情况下具有200多个端口可以根据定义实现个各种功能，然而在实际使用中，由于FPGA强大的可编程及处理功能，在电路中一般处于非常重要的位置。通过FPGA可以实现非常多的信号处理和控制过程，因而其周边及上下位电路连接关系一般非常复杂，且数量繁多，在这种情况下，所需要使用的FPGA的1 口数目庞大，经常会超过了 FPGA本身所带有的1 口数量，此时FPGA的1 口资源变得很紧张，而且一些1原有功能被占用的情况也十分常见，怎么通过其他渠道扩展FPGA的1 口成为FPGA应用中一个经常会遇到的问题。而当FPGA用于CES电路仿真的系统加密时，这个情况变得尤为突出，由于涉及加密算法及其他逻辑控制功能的实现，FPGA需要处理非常多路的控制信号，这时FPGA的1 口资源容易变得十分紧张，1 口原有功能被占用的也非常多；比如说进入FPGA的每一路的El信号的LOS信号告警信号输出口，LOF帧丢失告警信号口，以及每一路El的远端、近端选择信号输入等，在FPGA中的1 口都容易被占用，这样导致这些信号的传输出现问题，急需一种方法在尽量少占用1的情况下，实现上述信号的传输，以实现FPGA的1 口功能得到扩展。而CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件,是从PAL和GAL器件发展出来的大规模集成电路，用户可根据需要构造其逻辑功能，适合用来完成各种算法和组合逻辑电路。CPLD具有E2PR0M或FAST FLASH,即使系统断电时编程信息也不丢失，无需外部存储器芯片，使用简单。此外CPLD保密性好，成本低，很适合用于FPGA的1口扩展。
技术实现思路
本专利技术的目的是提供一种通过CPLD扩展FPGA的1 口的方法，可以实现对FPGA的1 口的功能扩展，FPGA通过数据线与CPLD相连，不需要占用FPGA任何1端口就能完成FPGA每一路El信号的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警的输出显示；同时还将拨码信息通过CPLD输入到FPGA中；本专利技术方法极大的扩展了 FPGA的输入输出1端口。为了实现上述专利技术目的，本专利技术提供了以下技术方案:本专利技术专利技术基于以下系统，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路El告警输出信号通过数据线以串行数据的方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD的对应的1端口中；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中。进一步的，所述告警信息包括LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警。η路El信号输入FPGA中，在FPGA中具有与每一路El信号对应的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警，这样要在FPGA的1端口分别输出并显示这些信号需要的端口数目Ν=4*η，比方说32路El信号就需要对应的Ν=4*32=128个1端口，而这对于1 口资源紧张的FPGA来说是一个很巨大的数据。本专利技术方法中，每一 El信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输入到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到CPLD的相应1 口，并驱动LED灯，显示对应的告警信号，这样在不占用FPGA端口的情况下，扩展了 Ν=4*η个输出端口的功能(同样的这种1 口的扩展方式也适用于FPGA的其他功能端口，只需在CPLD中的信号分离和处理模块中进行相应设置即可)。进一步的，上述CPLD的LOS信号告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的El信号被检测出发生信号丢失时，即触发对应序号的告警LED灯发光，提不相关人员处理。进一步的，上述CPLD的LOF帧丢失告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的El信号被检测出发生信号帧丢失时，即触发对应序号的告警LED灯发光，提示相关人员处理。进一步的，上述CPLD的AIS (全“ I”告警)告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的El信号被检测出发生“全“I”信号”时，即触发对应序号的告警LED灯发光，提示相关人员做出相应的相应。进一步的，上述CPLD的接收信号CRC校验错误告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的El信号被检测出发生接收信号CRC校验错误告警信号时，即触发对应序号的告警LED灯发光，提示相关人员处理。作为一种优选，每路El的LOS和AIS共用一个1 口，这样节约了 CPLD端口的1口资源，同时接减少了对应告警LED灯的使用数量，LOS和AIS告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示L0S，高电平显示AIS。使系统的结构得到简化和优化。作为一种优选，每路El的LOF和CRC共用一个1 口，这样节约了 CPLD端口的1 口资源，同时接减少了对应告警LED灯的使用数量，LOF和CRC告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示L0F，高电平显示CRC。使系统的结构得到进一步的简化和优化。进一步的，FPGA通过C0MM_D0向CPLD寄存器发送扩展1告警信息。进一步的，上述CPLD中还具有相应的拨码输入端口，通过上述端口输入拨码信息，对FPGA相应信号在CPLD中的传输及显示进行相应的定义；同时经过该拨码输入端口也可以将外部信号到输入FPGA中，这样，进一步扩展了 FPGA的输入1端口。进一步的，FPGA通过C0MM_DI从CPLD读取拨码状态信息。进一步的，拨码状态信息中包括MII外侧环回使能控制、El外侧环回使能控制、本地El与对端El告警指示选择以及告警指示选择信息，这些信息通过拨码开关实现并通过CPLD输入到FPGA中，节约了 FPGA输入接口的数量。进一步的，对上述拨码状态信息进行了相关的定义。具体的，CPLD经过C0MM_DI输入到FPGA的拨码状态信息中，定义MII外侧环回使能控制:M/S_SET在高电平使能，低电平禁止； 定义El外侧环回使能控制=ElLOOP在高电平使能，低电平禁止； 定义本地El对端El告警指示选择:RE_L0LED在低电平选本地，高电平选对端； 定义告警指示选择:ALARMSEL在低电平显示LOS和L0F，高电平显示AIS和CRC。与现有技术相比，本专利技术的有益效果:本专利技术提供一种通过CPLD扩展FPGA的1口的方法，可以实现对FPGA的1 口的功能扩展，通过FPGA与CPLD相连，不需要占用任何FPGA的1端口就能完成每一 El信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输出到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到本文档来自技高网...

【技术保护点】
一种通过CPLD扩展FPGA的IO口的方法，其特征在于，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡强，刘思卓，
申请(专利权)人：成都朗锐芯科技发展有限公司，
类型：发明
国别省市：四川;51