高性能互连物理层制造技术

本发明专利技术涉及高性能互连物理层。将同步计数器的复位与外部确定性信号同步。进一步将到链路传输状态中的进入与该确定性信号同步。针对串行数据链路标识目标延迟。与关联于数据链路的同步计数器相同步地接收数据序列。使用该数据序列来保持目标延迟。

【技术实现步骤摘要】
高性能互连物理层
本公开一般涉及计算机开发领域，并且更特别地，涉及包含互相关约束系统的协调的软件开发。
技术介绍
半导体加工和逻辑设计的进步已允许可呈现于集成电路设备的逻辑在数量上的增加。作为必然结果，计算机系统配置已从系统中的单个或多个集成电路演化为呈现于各个集成电路上的多核、多硬件线程和多逻辑处理器，以及与这种处理器相集成的其他接口。处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中枢等。由于具有更强的能力以在更小的封装中适应更多的处理能力，更小的计算设备已经普及性增加。智能电话、平板电脑、超薄笔记本电脑、以及其他用户设备已经呈指数级增长。然而，这些更小的设备依赖于超过形状因子而既用于数据存储又用于复杂处理的服务器。因此，高性能计算市场（即服务器空间）方面的需求也已经增加。例如，在现代服务器中，典型地不仅存在具有多核的单个处理器，还存在多物理处理器（也称为多插槽）以增加计算能力。但随着处理能力与计算系统中的设备数量一同增长，插槽和其他设备之间的通信变得更加关键。实际上，互连已从最初处理电通信的更传统的多支路总线成长为充分发展的促进快速通信的互连体系结构。不幸地，作为对以甚至更高速率消耗的未来处理器的需求，对应需求被投放在已有互连体系结构的能力上。附图说明图1说明了根据一个实施例的系统的简化框图，所述系统包括串行点对点互连以连接计算机系统中的I/O设备。图2说明了根据一个实施例的分层协议栈的简化框图。图3说明了事务描述符的实施例。图4说明了串行点对点链路的实施例。图5说明了可能的高性能互连（HPI）系统配置的实施例。图6说明了与HPI关联的分层协议栈的实施例。图7说明了示例状态机的表示。图8说明了示例控制超序列（supersequence）。图9说明了表示到部分宽度传输状态中示例进入的流程图。图10说明了通过示例20通道数据链路发送的示例流控制单元（flit）的表示。图11说明了通过示例8通道数据链路发送的示例流控制单元的表示。图12说明了用于包括多核处理器计算系统的框图的实施例。图13说明了用于包括多核处理器的计算系统的框图的另一实施例。图14说明了用于处理器的框图的实施例。图15说明了用于包括处理器的计算系统的框图的另一实施例。图16说明了用于包括多处理器插槽的计算系统的框图的实施例。图17说明了用于计算系统的框图的另一实施例。各个附图中相同的附图标记和标号指示相同元素。具体实施方式在以下描述中，阐述了多个特定细节，诸如以下示例：特定类型的处理器和系统配置、特定硬件结构、特定体系结构的和微体系结构的细节、特定寄存器配置、特定指令类型、特定系统组件、特定处理器管线级、特定互连层、特定分组/事务配置、特定事务名、特定协议交换、特定链路宽度、特定实现方式、以及操作等，以便提供对本专利技术的全面理解。然而，对本领域技术人员显而易见的是，这些特定细节不需要一定被用来实践本公开的主题。在其他情况下，已避免已知组件或方法的详细描述，诸如特定的和替代的处理器体系结构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、低级互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现方式、代码中算法的特定表达、特定下电和选通技术/逻辑、以及计算机系统的其他特定操作细节，以便避免不使本公开不必要地模糊。尽管可参考特定集成电路中（诸如在计算平台或微处理器中）的节电、能效、处理效率等来描述以下实施例，但其他实施例可应用于其他类型的集成电路和逻辑设备。本文描述的实施例的相似的技术和教导可被应用于同样受益于此类特征的其他类型的电路或半导体设备。例如，公开的实施例不限于服务器计算机系统、桌面计算机系统、膝上型电脑、UltrabooksTM，而是也可用于其他设备中，诸如手持设备、智能电话、平板电脑、其他薄型笔记本电脑、片上系统（SOC）设备、和嵌入式应用。手持设备的某些示例包括蜂窝电话、互联网协议设备、数字照相机、个人数字助理（PDA）和手持PC。这里，用于高性能互连的相似的技术可被应用于在低功率互连中增加性能（或甚至省电）。嵌入式应用典型地包括微控制器、数字信号处理器（DSP）、片上系统、网络计算机（NetPC）、机顶盒、网络中枢、广域网（WAN）交换机、或可执行以下所教导的功能和操作的任何其他系统。此外，本文描述的装置、方法和系统不限于物理计算设备，还可涉及用于节能和效率的软件优化。如可在以下描述中显而易见的，本文描述的方法、装置和系统的实施例（无论参考硬件、固件、软件或其组合）可被认为对与性能考虑相权衡的“绿色技术”未来是重要的。随着计算系统一直进步，其中的组件正变得更加复杂。耦合组件并在组件之间通信的互连体系结构也已经在复杂度上增加，以保证带宽需求被满足用于最佳组件操作。此外，不同的市场板块需要不同方面的互连体系结构，以适应相应市场。例如，服务器需要更高性能，而移动生态系统有时能够牺牲总体性能以省电。但是，大多数构造的单一化目的是在最大化的省电的情况下提供最高可能的性能。进一步，各种不同的互连可以潜在地受益于本文描述的主题。高速外围组件互连（PCI）即（PCIe）互连构造体系结构和快速路径互连（QPI）构造体系结构，以及其他示例，可以根据本文描述的一个或多个原理以及其他示例而潜在地被改进。例如，PCIe的首要目标是使来自不同厂商的组件和设备能够在开放的体系结构中相互操作，跨越多市场板块；客户端（桌面和移动）、服务器（标准和企业）、以及嵌入和通信设备。高速PCI是高性能、通用I/O互连，其被定义用于广泛的未来计算和通信平台。某些PCI属性，诸如其使用模型、负载存储体系结构和软件接口，已通过其修订来维护，而先前的并行总线实现方式已被高度可缩放的、全串行接口所替代。高速PCI的最新版本利用点对点互连、基于交换机的技术、以及分组化协议中的进步，来传递新水平的性能和特征。功率管理、服务质量（QoS）、热插拔/热切换支持、数据完整性、以及误差处理在由高速PCI所支持的高级特征的一些当中。尽管本文的主要讨论参考了新的高性能互连（HPI）体系结构，但本文描述的专利技术的各方面可被应用于其他互连体系结构，诸如PCIe兼容的体系结构、QPI兼容的体系结构、MIPI兼容的体系结构、高性能体系结构、或其他已知互连体系结构。参见图1，说明了由点对点链路组成的构造的实施例，该点对点链路将组件的集合进行互连。系统100包括处理器105和耦合于控制器中枢115的系统存储器110。处理器105可包括任何处理元件，诸如微处理器、主处理器、嵌入处理器、协处理器或其他处理器。处理器105通过前端总线（FSB）106耦合于控制器中枢115。在一个实施例中，FSB106为如下所述的串行点对点互连。在另一实施例中，链路106包括串行的、不同的互连体系结构，其与不同的互连标准相兼容。系统存储器110包括任何存储器设备，诸如随机存取存储器（RAM）、非易失性（NV）存储器、或可由系统100中的设备访问的其他存储器。系统存储器110通过存储器接口116耦合于控制器中枢115。存储器接口的示例包括双数据速率（DDR）存储器接口、双通道DDR存储器接口和动态RAM（DRAM）存储器接口。在一个本文档来自技高网...

【技术保护点】
一种装置， 包括：用于在多个通道上不同地发信号的接口逻辑，用于传输多个流控制单元的接口逻辑，其中所述多个流控制单元包括多个半字节；以及其中用于传输所述多个流控制单元的所述接口逻辑包括用于进行以下各项的接口逻辑：　　在第一单位间隔（UI）中在所述多个通道上传输具有来自所述多个流控制单元中的第一流控制单元的开始半字节的至少一部分的清洁流控制单元边界；以及　　在后续UI期间在所述多个通道上传输来自所述多个流控制单元中的至少两个流控制单元的半字节的重叠。

【技术特征摘要】
2012.10.22 US 61/7170911.一种用于计算机通信的装置，包括：用于在多个通道上不同地发信号的接口逻辑，用于传输多个流控制单元的接口逻辑，其中所述多个流控制单元包括多个半字节；以及其中用于传输所述多个流控制单元的所述接口逻辑包括用于进行以下各项的接口逻辑：在第一单位间隔（UI）中在所述多个通道上传输具有来自所述多个流控制单元中的第一流控制单元的开始半字节的至少一部分的清洁流控制单元边界；以及在后续UI期间在所述多个通道上传输来自所述多个流控制单元中的至少两个流控制单元的半字节的重叠。2.根据权利要求1的装置，其中所述多个流控制单元包括在后续清洁流控制单元将被传输之前在48UI内将被传输的至少五个流控制单元。3.根据权利要求1的装置，流控制单元包括192位，并且半字节包括4位。4.根据权利要求3的装置，其中每个流控制单元的位将按照以位4n+3开始的顺序被传输。5.根据权利要求1的装置，其中所述多个通道包括8通道或20通道。6.根据权利要求1的装置，其中所述接口逻辑包括物理层逻辑、链路层逻辑和协议层逻辑。7.根据权利要求6的装置，其中所述协议层逻辑用于支持缓存一致事务。8.根据权利要求1的装置，其中所述接口逻辑被包括在处理器中，所述处理器被耦合在具有至少两个插槽的服务器的一个插槽中。9.根据权利要求1的装置，其中接口逻辑被包括在片上系统（SoC）中。10.根据权利要求9的装置，其中所述SoC被耦合到微服务器中的多个其他SoC。11.根据权利要求9的装置，进一步包括无线电。12.一种用于计算机通信的装置，包括控制器，用于在至少第一处理器和第二处理器之间进行对接，所述第一处理器用于识别第一指令集，以及所述第二处理器用于识别与所述第一指令...

【专利技术属性】
技术研发人员：V艾尔，DS朱，J维利，RG布兰肯施普，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US