镜像分栅快闪存储器及其形成方法技术

一种镜像分栅快闪存储器及其形成方法。所述镜像分栅快闪存储器的形成方法包括：在半导体衬底上形成第一介质层；在所述第一介质层上形成浮栅层；在所述浮栅层上形成掩膜层；形成暴露所述浮栅层的第一凹槽；在所述第一凹槽的侧壁形成保护侧墙；在所述第一凹槽的底部和侧壁，以及所述掩膜层上表面形成栅介质层；在所述第一凹槽内的所述栅介质层上形成两个分立的控制栅，所述第一凹槽剩余部分保留为第二凹槽；形成暴露所述第一介质层的第三凹槽；在所述第三凹槽的侧壁和底部，以及所述掩膜层上表面形成第二介质层，剩余所述第三凹槽保留为第四凹槽；形成源极；在所述第四凹槽内形成源线。所述形成方法形成的镜像分栅快闪存储器可靠性和耐用性提高。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟 电路。其中存储器件在集成电路产品中占了相当大的比例，如RAM (随机存储器）、DRAM (动 态随机存储器）、ROM(只读存储器）、EPROM(可擦除可编程只读存储器）、FLASH(快闪存储 器）和FRAM(铁电存储器）等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是 在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等 多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。 各种各样的快闪存储器中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具 有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单， 然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电 压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作 为选择晶体管（Select transistor)，有效避免了过擦除效应，电路设计相对简单。而且，相 比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应 用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。 在公开号为CN103050446A(公开日：2012年12月20日）的中国专利文献中还能 发现更多的分栅快闪存储器的信息。 现有方法形成的分栅快闪存储器的擦除性能较差，导致现有分栅快闪存储器的可 靠性和耐用性均较差。
技术实现思路
本专利技术解决的问题是提供一种，以提高镜像分 栅快闪存储器的可靠性和耐用性，并简化工艺步骤。 为解决上述问题，本专利技术提供一种镜像分栅快闪存储器的形成方法，包括： 提供半导体衬底； 在所述半导体衬底上形成第一介质层； 在所述第一介质层上形成浮栅层； 在所述浮栅层上形成掩膜层； 刻蚀所述掩膜层，直至形成暴露所述浮栅层的第一凹槽； 在所述第一凹槽的侧壁形成保护侧墙； 在所述第一凹槽的底部和侧壁，以及所述掩膜层上表面形成栅介质层，所述栅介 质层覆盖所述保护侧墙； 在所述第一凹槽内的所述栅介质层上形成两个分立的控制栅，所述第一凹槽剩余 部分保留为第二凹槽； 刻蚀位于所述第二凹槽底部的所述栅介质层和浮栅层，直至形成暴露所述第一介 质层的第三凹槽； 在所述第三凹槽的侧壁和底部，以及所述掩膜层上表面形成第二介质层，剩余所 述第三凹槽保留为第四凹槽； 在所述第三凹槽或所述第四凹槽下方的半导体衬底内形成源极； 在所述第四凹槽内形成源线。 可选的，所述形成方法还包括： 在形成所述源线后，去除所述掩膜层，以形成第五凹槽； 去除位于所述第五凹槽底部的浮栅层； 在所述第五凹槽的底部和侧壁，所述控制栅表面，以及所述源线表面形成隧穿介 质层； 在所述第五凹槽中和成隧穿介质层表面形成字线层； 回刻蚀所述字线层形成字线。 可选的，所述形成方法还包括： 形成层间介质层覆盖所述字线和隧穿介质层； 刻蚀源线上方的所述隧穿介质层和层间介质层以形成暴露所述源线的通孔； 在所述通孔内形成接触插塞。 可选的，所述保护侧墙材料为氧化硅。 可选的，在形成所述栅介质层之前，所述方法还包括以下步骤： 以剩余所述掩膜层为掩模，刻蚀部分厚度位于所述第一凹槽底部的所述浮栅层， 以形成具有弧形底部的第一凹槽。 可选的，所述保护侧墙初始厚度范围为200A?250A,在形成所述第五凹槽以及 刻蚀所述第五凹槽底部的浮栅层时，所述保护侧墙也被部分刻蚀，刻蚀后剩余的所述保护 侧墙的厚度范围为150A?200A。 可选的，采用多晶硅形成所述源线。 为解决上述问题，本专利技术还提供了一种镜像分栅快闪存储器，包括： 半导体衬底； 位于所述半导体衬底中的源极； 位于所述源极上的源线； 位于所述源线两侧半导体衬底上的第二介质层； 位于所述第二介质层两侧的第一介质层； 位于所述第一介质层上形成浮栅； 位于所述浮栅上的栅介质层； 位于所述栅介质层上的控制栅； 位于所述浮栅侧壁、所述栅介质层侧壁和所述控制栅上表面的隧穿介质层； 位于所述隧穿介质层侧壁的字线； 所述镜像分栅快闪存储器还包括： 位于所述隧穿介质层侧壁与所述字线之间的保护侧墙； 覆盖所述隧穿介质层的层间介质层； 贯穿所述层间介质层和隧穿介质层，并电连接所述源线的接触插塞。 可选的，所述保护侧墙材料为氧化硅。 可选的，所述保护侧墙的厚度范围为150A?200A。 与现有技术相比，本专利技术的技术方案具有以下优点： 本专利技术的技术方案中，在字线和控制栅之间增加形成保护侧墙，增加所述保护侧 墙能够提高字线和控制栅之间的介质层总厚度，并且所述保护侧墙还能够保护栅介质层不 受相应的刻蚀工艺的破坏，从而使所述介质层能够经受擦写过程中字线和控制栅之间的高 压，进而提高镜像分栅快闪存储器的可靠性和耐用性。 进一步，保护侧墙的初始形成厚度可以为200A?250A。保护侧墙不可避免地会 受到一定的刻蚀作用，即保护侧墙的厚度总会有所减小。并且，后续刻蚀掩膜层下方的浮栅 层时，也会对保护侧墙进行刻蚀，造成保护侧墙进一步减小。因此，将保护侧墙的初始厚度 控制在200A以上，以保证最终保留下来的保护侧墙厚度满足要求。同时，为了避免保护侧 墙最终保留下来的厚度太大，进而对后续形成的栅介质层的厚度造成不利影响，将保护侧 墙的初始厚度控制在250A以下。【附图说明】 图1至图20是本专利技术实施例所提供的镜像分栅快闪存储器的形成方法各步骤对 应结构示意图。【具体实施方式】 正如
技术介绍
所述，现有方法形成的分栅快闪存储器的擦除性能较差。原来，在擦 除过程中，通常需要在字线和控制栅之间施加较高电压，而现有分栅快闪存储器中，字线和 控制栅之间的介质层无法很好地承受此电压，导致分栅快闪存储器的可靠性和耐用性均较 差。 为此，本专利技术提供一种新的。所述镜像分栅快 闪存储器在字线和控制栅之间增加保护侧墙，从而提高字线和控制栅之间的介质层的总厚 度，从而使所述介质层能够经受擦写过程中字线和控制栅之间的高压，进而提高镜像分栅 快闪存储器的可靠性和耐用性。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施例做详细的说明。 本专利技术实施例提供一种镜像分栅快闪存储器的形成方法，请结合参考图1至图 20 〇 请参考图1，提供半导体衬底100。在半导体衬底100上形成第一介质层101。在 第一介质层101上形成浮栅层103。在浮栅层103上形成掩膜层105。 本实施例中，半导体衬底100为硅衬底。在本专利技术的其它实施例中，半导体衬底 100也可以为锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构衬底，或绝缘 体上硅衬底，还可以是本领域技术人员公知的其他合适的半导体材料衬底。半导体衬底100 内不同区域之间可以形成有隔离结构。所述隔离结构具体可以为浅沟槽隔离区（STI)或者 场氧化层隔离结构。 请参考图2,在掩膜层105在形成图案化的光刻胶层107,并以光刻胶层107为掩 模，刻蚀掩膜层105,直至形成暴露浮栅层103的第一凹槽109。 本实施例中，第一介质层101的材料可以为氧化硅。 本实施例中，浮栅层103的材料可以为多晶本文档来自技高网...

【技术保护点】
一种镜像分栅快闪存储器的形成方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成第一介质层；在所述第一介质层上形成浮栅层；在所述浮栅层上形成掩膜层；刻蚀所述掩膜层，直至形成暴露所述浮栅层的第一凹槽；在所述第一凹槽的侧壁形成保护侧墙；在所述第一凹槽的底部和侧壁，以及所述掩膜层上表面形成栅介质层；在所述第一凹槽内的所述栅介质层上形成两个分立的控制栅，所述第一凹槽剩余部分保留为第二凹槽；刻蚀位于所述第二凹槽底部的所述栅介质层和浮栅层，直至形成暴露所述第一介质层的第三凹槽；在所述第三凹槽的侧壁和底部，以及所述掩膜层上表面形成第二介质层，剩余所述第三凹槽保留为第四凹槽；在所述第三凹槽或所述第四凹槽下方的半导体衬底内形成源极；在所述第四凹槽内形成源线。

【技术特征摘要】

【专利技术属性】
技术研发人员：李冰寒，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31