通过减小掺杂剂在栅极之下的扩散来形成存储器单元的方法技术

一种形成存储器单元的方法包括：在衬底上方形成导电浮置栅极，在所述浮置栅极上方形成导电控制栅极，在所述浮置栅极的一侧横向形成导电擦除栅极并在所述浮置栅极的所述一侧的相对侧横向形成导电选择栅极。在所述浮置栅极和所述选择栅极形成之后，所述方法包括使用以相对于所述衬底的表面小于九十度且大于零度的角度注入掺杂剂的注入过程，将所述掺杂剂注入到所述选择栅极下的所述沟道区的部分中。

【技术实现步骤摘要】
【国外来华专利技术】通过减小掺杂剂在栅极之下的扩散来形成存储器单元的方法
本专利技术涉及具有选择栅极、浮置栅极、控制栅极和擦除栅极的非易失性闪存单元，擦除栅极在选择栅极下的衬底中具有特定掺杂。本专利技术还涉及这种闪存单元的阵列以及制造这种单元和阵列的方法。
技术介绍
具有选择栅极、浮置栅极、控制栅极和擦除栅极的分裂栅非易失性闪存单元是本领域中已知的。参见例如美国专利号6,747,310、7,868,375和7,927,994以及公开申请2011/0127599，这些专利和申请全部以引用的方式全文并入本文以用于所有目的。这种分裂栅存储器单元包括衬底中在源极和漏极之间延伸的沟道区。沟道区具有位于浮置栅极下的第一部分（在下文中称作FG沟道，其导电性受浮置栅极控制）以及位于选择栅极下的第二部分（在下文中称作WL沟道，其导电性受选择栅极控制）。为了提高读取性能，选择栅极下的氧化层的厚度被最小化。然而，减小该氧化层厚度需要通过提高选择栅极沟道区中的P型掺杂来完成，以维持期望的目标字线阈值电压。一种解决方案可以是将P型掺杂剂注入到沟道区的WL沟道部分（在选择栅极下）中。这能够通过在已经形成浮置栅极和控制栅极之后但在形成选择栅极之前执行P型注入步骤来完成，以使得沟道区的仅WL沟道部分将接收通过注入步骤进行的提高的掺杂。然而，在随后的热循环期间，被注入到WL沟道中的掺杂剂难免横向扩散到FG沟道中，导致在最靠近选择栅极的侧部上FG晶体管阈值局部增加。图1图示了分裂栅单元内的P型掺杂剂分布的一个示例。如在图1中所见，FG沟道（在浮置栅极下）中的掺杂剂分布是不均匀的，这是不期望的，因为它可能使接通FG沟道的重掺杂部分以及关断FG沟道的轻掺杂部分更为困难。
技术实现思路
解决上述问题的形成存储器单元的方法包括：提供第一导电类型的半导体材料衬底；在所述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述第一和第二间隔开的区域之间具有沟道区；形成位于所述衬底上方且与所述衬底绝缘的导电浮置栅极；形成位于所述浮置栅极上方且与所述浮置栅极绝缘的导电控制栅极；形成横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电擦除栅极；形成横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘的导电选择栅极；以及在所述浮置栅极和所述选择栅极形成之后，使用以相对于所述衬底的表面小于九十度且大于零度的角度注入掺杂剂的注入过程，将所述掺杂剂注入到所述选择栅极下的所述沟道区的部分中。通过对说明书、权利要求和附图的查看，本专利技术的其他目的和特征将变得显而易见。附图说明图1是图示了在单元下方的衬底中的P型掺杂剂分布的存储器单元的侧剖视图。图2是能够受益于本专利技术的技术的类型的存储器单元的侧剖视图。图3A至图3M是图示了用于制作根据专利技术的非易失性存储器单元的过程中的步骤的侧剖视图。具体实施方式本专利技术通过使用有角度的注入过程在选择栅极形成之后将掺杂剂注入到WL沟道区中来解决前述问题，从而以到FG沟道区中的最小扩散来更有效地提供WL沟道区中的提高的掺杂剂水平。图2图示了通过本专利技术的技术形成的非易失性存储器单元10的剖视图。尽管图2的存储器单元是能够受益于本专利技术的技术的类型的示例，但是它仅是一个示例并且不应当被视为具有限制性。存储器单元10被制作于P导电类型的基本上单晶的衬底12（诸如单晶硅）中。衬底12内是第二导电类型的区域14。如果第一导电类型为P，则第二导电类型为N。第二导电类型的另一区域16与区域14间隔开。沟道区18在区域14和16之间，沟道区18提供区域14和区域16之间的电荷传导。选择栅极20位于衬底12上方并且与衬底12间隔开且与其绝缘，选择栅极20也被称作字线20。选择栅极20位于沟道区18的第一部分（即，WL沟道部分18a）上方。沟道区18的WL沟道部分18a紧密邻接区域14。因此，选择栅极20与区域14重叠很小或不重叠。浮置栅极22也位于衬底12上方并且与衬底12间隔开且与其绝缘。浮置栅极22位于沟道区18的第二部分（即，FG沟道部分18b）和区域16的一部分上方。沟道区18的FG沟道部分18b与沟道区18的WL沟道部分18a不同。因此，浮置栅极22与选择栅极20横向间隔开并与选择栅极20绝缘且与其相邻。擦除栅极24位于区域16上方且与区域16间隔开，并且与衬底12绝缘。擦除栅极24与浮置栅极22横向绝缘且与其间隔开。选择栅极20在浮置栅极22的一侧，其中擦除栅极24在浮置栅极22的另一侧。最后，控制栅极26位于浮置栅极22上方并且与浮置栅极22绝缘且与其间隔开。控制栅极26位于擦除栅极24和选择栅极20之间且与擦除栅极24和选择栅极20绝缘。图3A-3M图示了用于制作非易失性存储器单元10的过程中的步骤的剖视图。从图3A开始，在该图中示出了在P型单晶硅的衬底12上二氧化硅层40的形成。二氧化硅层40可为大约80-110埃。之后，第一多晶硅（或非晶硅）层42被沉积或形成在二氧化硅层40上。第一多晶硅层42可为大约300-800埃。随后在垂直于选择栅极20的方向上对第一多晶硅层42进行图案化。参照图3B，诸如二氧化硅（或者甚至复合层，诸如ONO）之类的另一绝缘层44被沉积或形成在第一多晶硅层42上。取决于材料是二氧化硅还是ONO，该层44可为大约100-200埃。然后第二多晶硅层46被沉积或形成在层44上。第二多晶硅层46可为大约500-4000埃厚。绝缘体的另一层48被沉积或形成在第二多晶硅层46上并且在随后的干法蚀刻期间用作硬掩模。在优选实施例中，层48是复合层，包括氮化硅48a、二氧化硅48b和氮化硅48c，其中尺寸对于层48a而言可为200-600埃、对于层48b而言可为200-600埃、以及对于层48c而言可为500-3000埃。参照图3C，光刻胶材料（未示出）被沉积在图3B中所示的结构上，并且形成掩模步骤从而暴露光刻胶材料的所选部分。对光刻胶进行显影，并且通过将该光刻胶用作掩模来蚀刻该结构。复合层48、第二多晶硅层46、绝缘层44然后被各向异性蚀刻，直到第一多晶硅层42被暴露。在图3C中示出了所得结构。尽管仅示出了两个“堆叠”：S1和S2，但是应当清楚存在彼此分离的多个这种“堆叠”。参照图3D，二氧化硅49被沉积或形成在该结构上。这之后是氮化硅层50的沉积。二氧化硅49和氮化硅50被各向异性蚀刻，从而留下围绕堆叠S1和S2中的每个堆叠的间隔物51（它是二氧化硅49和氮化硅50的组合）。在图3D中示出了所得结构。参照图3E，光刻胶掩模被形成在堆叠S1和S2之间的区域上方以及其他交替的成对堆叠上方。为了该讨论的目的，堆叠S1和S2之间的这个区域将被称作“内区域”，并且不被光刻胶覆盖的区域将被称作“外区域”。外区域中的暴露的第一多晶硅42被各向异性蚀刻。氧化物层40可以被完整留下，或者它可以被部分地或完全地各向异性蚀刻。在图3E中示出了所得结构。参照图3F，从图3E所示的结构中去除光刻胶材料。然后沉积或形成氧化物层52。然后氧化物层52受到各向异性蚀刻，从而留下与堆叠S1和S2相邻的间隔物52。在图3F中示出了所得结构。参照图3G，然后光刻胶材料被沉积并且被掩模，留下堆叠S1和S2之间的内区域中的开口。再次，类似于图3E中示出的图，光刻胶位于其他交替成对的堆叠本文档来自技高网...

【技术保护点】
一种形成存储器单元的方法，包括：提供第一导电类型的半导体材料的衬底；在所述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述第一和第二间隔开的区域之间具有沟道区；形成位于所述衬底上方且与所述衬底绝缘的导电浮置栅极；形成位于所述浮置栅极上方且与所述浮置栅极绝缘的导电控制栅极；形成横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电擦除栅极；形成横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘的导电选择栅极；以及在所述浮置栅极和所述选择栅极的所述形成之后，使用以相对于所述衬底的表面小于九十度且大于零度的角度注入掺杂剂的注入过程，将所述掺杂剂注入到所述选择栅极下的所述沟道区的部分中。

【技术特征摘要】
【国外来华专利技术】2012.08.23 US 13/5934481.一种形成存储器单元的方法，包括：提供第一导电类型的半导体材料的衬底；在所述衬底中形成第二导电类型的第一和第二间隔开的区域，在所述第一和第二间隔开的区域之间具有沟道区；形成位于所述衬底上方且与所述衬底绝缘的导电浮置栅极；形成位于所述浮置栅极上方且与所述浮置栅极绝缘的导电控制栅极；形成横向位于所述浮置栅极的一侧且与所述浮置栅极绝缘的导电擦除栅极；形成横向位于所述浮置栅极的所述一侧的相对侧且与所述浮置栅极绝缘的导电选择栅极；以及在形成所述浮置栅极和所述选择栅极之后，使用以相对于所述衬底的表面小于九十度且大于零度的角度注入掺杂剂的注入过程，将所述掺杂剂注入到所述选择栅极下的所述沟道区的部分中。2.根据权利要求1所述的方法，其中...

【专利技术属性】
技术研发人员：X刘，M塔达尤尼，CS苏，N杜，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US