本发明专利技术公开了一种三维半导体装置及其三维逻辑阵列结构。三维半导体装置，包括一阵列结构、一周边线路结构及一三维逻辑阵列结构。阵列结构具有Y个第一接点。这些Y个第一接点位于阵列结构的一侧。Y是介于MN-1至MN之间。Y、M及N为自然数。M大于或等于2。三维逻辑阵列结构包括N组栅极电极、一输入电极及Y个输出电极。各组栅极电极具有M个栅极电极。这些Y个输出电极连接Y个接点。这些M·N个栅极电极及输入电极连接到周边线路结构。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种三维半导体装置及其三维逻辑阵列结构。三维半导体装置，包括一阵列结构、一周边线路结构及一三维逻辑阵列结构。阵列结构具有Y个第一接点。这些Y个第一接点位于阵列结构的一侧。Y是介于MN-1至MN之间。Y、M及N为自然数。M大于或等于2。三维逻辑阵列结构包括N组栅极电极、一输入电极及Y个输出电极。各组栅极电极具有M个栅极电极。这些Y个输出电极连接Y个接点。这些M·N个栅极电极及输入电极连接到周边线路结构。【专利说明】三维半导体装置及其三维逻辑阵列结构
本专利技术是有关于一种半导体装置及其逻辑阵列结构，且特别是有关于一种三维半 导体装置及其三维逻辑阵列结构。
技术介绍
高密度存储器装置在制造时，集成电路上每单位面积的数据储存量将是关键指 标。因此，当存储器装置临界尺寸技术已达到瓶颈时，为了要达到每位更大的储存密度并降 低每比特的生产成本，一般建议的方式是将多层次的存储单元叠层。此外，新的存储器技术 展开，包括相变存储器（phase change memory)、铁磁存储器（ferromagnetic memory)、金 属氧化物型存储器（metal oxide based memory)等。 存储器技术需要一系列不同的工艺步骤，接着是对于次要的外围电路的制造，夕卜 围电路例如是地址译码器（address decoders)、状态机（state machines),以及指令译码 器（command decoder)。由于存储器阵列以及外围电路都需要制造步骤的支持，所以用以执 行存储器装置的生产线可能比较昂贵，或者以制造外围电路的电路作为妥协。如此将导致 使用更高阶的技术来制造存储器装置的集成电路，造成工艺成本更加提高。 当集成电路中的存储器性能提升，使得制造成本越来越高，必须提出一个低制造 成本的集成电路存储器结构。
技术实现思路
本专利技术是有关于一种三维半导体装置及其三维逻辑阵列结构，其利用三维逻辑阵 列结构设置于一阵列结构及一周边线路结构之间的设计，以降低制造成本。 根据本专利技术的第一方面，提出一种三维半导体装置。维半导体装置，包括一阵列结 构、一周边线路结构及一三维逻辑阵列结构。阵列结构具有Y个第一接点。这些Y个第一 接点位于阵列结构的一侧。Y是介于#<至#之间。Y、M及N为自然数。M大于或等于2。 三维逻辑阵列结构包括N组栅极电极、一输入电极及Y个输出电极。各组栅极电极具有M 个栅极电极。这些Y个输出电极连接Y个接点。这些M*N个栅极电极及输入电极连接到 周边线路结构。 根据本专利技术的一第二方面，提出一种三维逻辑阵列结构。三维逻辑阵列结构包括N 组栅极电极、一输入电极及Y个输出电极。各组栅极电极具有M个栅极电极。这些Y个输 出电极连接一阵列结构的Y个接点。这些Y个接点位于阵列结构的一侧。这些M*N个栅 极电极及输入电极连接一周边线路结构。Y是介于#4至#之间。Y、M及N为自然数。M 大于或等于2。 根据本专利技术的一第三方面，提出一种三维逻辑阵列结构。三维逻辑阵列结构包括 M个第一栅极电极、数个第一栅极、N个第二栅极电极、数个第二栅极及Y个半导体叠层。各 个第一栅极电极被施加一正电压、一负电压或一接地电压。各个第一栅极按顺序连接于这 些第一栅极电极的其中之一。各个第二栅极电极被施加正电压、负电压或接地电压。各个 第二栅极连接于这些第二栅极电极的其中之一。各个半导体叠层位于这些第一栅极的其中 之二之间、及这些第二栅极的其中之二之间。这些第一栅极的数量等于这些第二栅极的数 量。这些第一栅极的数量等于或小于M*N+1。Y等于或小于M*N。M与N为自然数。M与N 大于或等于4。M与N的最大公因子（greatest common divisor)为1。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下： 【专利附图】【附图说明】 图1绘示一三维逻辑阵列的示意图。 图2绘示另一三维逻辑阵列的示意图。 图3绘示另一三维逻辑阵列的示意图。 图4绘示另一三维逻辑阵列的示意图。 图5绘示一三维半导体装置的示意图。 图6绘示另一三维半导体装置的示意图。 图7绘示一三维逻辑阵列的示意图。 图8绘示另一三维半导体装置的示意图。 图9绘示另一三维逻辑阵列的示意图。 图10绘示另一三维逻辑阵列的示意图。 【符号说明】 100、200、300、400、500、600、700、800、900、900' ：三维逻辑阵列结构 110、211、212、910、Y1 ?Y20 :半导体叠层 121、122、221、222、223、224、921、922、923、924 :栅极 130、230、X0 :输入电极 141、142、214、243、243、244、X1 ?X8 :栅极电极 150、251、252、Y1 ?Y16 :输出电极 4000、5000、7000 :三维半导体装置 4100 :第一周边线路结构 4200、5200 :第二周边线路结构 4：300、73〇0 :阵列结构 925 :第一栅极 926 :第二栅极 A、Al、A2、A3、A4、A5、B、Bl、B2、B3、B4、C、D、7l、/>>、（ 、73:逻辑值 X1'、X2'、X3'、X4'、X5' ：第一栅极电极 X6'、X7'、X8'、X9' ：第二栅极电极 【具体实施方式】 以下是提出各种实施例进行详细说明，其利用三维逻辑阵列结构设置于一阵列结 构及一周边线路结构之间的设计，以降低制造成本。然而，实施例仅用以作为范例说明，并 不会限缩本专利技术欲保护的范围。此外，实施例中的图式系省略不必要的元件，以清楚显示本 专利技术的技术特点。 请参照图1，其绘示一三维逻辑阵列结构（3D logic array structure) 100的示意 图。三维逻辑阵列结构100包括一半导体叠层110、二栅极121、122、一输入电极130、二栅 极电极141U42及一输出电极150。栅极121U22设置于半导体叠层110之上。各个栅极 121、122连接于栅极电极141、142的其中之一。输入电极130及输出电极150设置于半导 体叠层110的相对的两端。 当栅极121U22透过栅极电极141U42分别被施加适当的电压时，一通道将会形 成于半导体叠层110内，且输入电极130及输出电极150将会被电性导通。 举例来说，请参照以下表一。逻辑值（logic value)A表示栅极电极141是否有被 施加适当的电压。若逻辑值A为「0」，则栅极电极141未被施加适当的电压；若逻辑值A为 「1」，则栅极电极141被施加适当的电压。类似地，逻辑值B表示栅极电极142是否有被施加 适当的电压。若逻辑值B为「0」，则栅极电极142未被施加适当的电压；若逻辑值B为「1」， 则栅极电极142被施加适当的电压。 当栅极电极141与栅极电极142均被施加适当的电压（即逻辑值A及B皆为「1」）， 则输出电极150可以获得由输入电极130所输入的值「V」本文档来自技高网...
【技术保护点】
一种三维半导体装置，包括：一阵列结构，具有Y个第一接点，这些Y个第一接点位于该阵列结构的一第一侧，其中Y是介于MN‑1至MN之间，Y、M及N为自然数，且M大于或等于2；一第一周边线路结构；以及一第一三维逻辑阵列结构，包括：N组第一栅极电极，其中各组第一栅极电极具有M个第一栅极电极；一第一输入电极；及Y个第一输出电极，其中这些Y个第一输出电极连接这些Y个第一接点，这些M·N个第一栅极电极及第一输入电极连接到该第一周边线路结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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