制造具有蚀刻停止的三维存储器阵列的方法技术

一种三维存储器装置包括基板和半导体沟道。该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸。该装置还包括至少一个电荷储存区域和多个控制栅极电极，该至少一个电荷储存区域邻近半导体沟道设置，该多个控制栅极电极具有基本平行于该基板的主表面延伸的带形状。该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面上且在该第一装置级下。该装置还包括位于该基板和该多个控制栅极电极之间的蚀刻停止层。

【技术实现步骤摘要】
【国外来华专利技术】
本申请要求于2012年8月15日提交的美国非临时申请序列号13/586，413的权益，其全部内容通过引用并入本文。本专利技术大体涉及半导体装置领域，特别涉及三维垂直NAND串和其它三维装置及其制造方法。
技术介绍
T.Endoh 等人的标题为 “Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor (S-SGT) Structured Cell，，，IEDM Proc.(2001)33-36的文章公开了三维垂直NAND串。然而，该NAND串只提供了每单位一位元。进一步地，NAND串的有效区域由相对困难和耗时的工艺形成，该工艺包括侧间隙壁的重复形成和基板的一部分的重复蚀刻，导致了大致圆锥形的有效区域形状。
技术实现思路
一实施例涉及一种包括基板和半导体沟道的三维存储器装置。该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸。该装置也包括至少一个电荷储存区域和多个控制栅极电极，该至少一个电荷储存区域邻近半导体沟道设置，该多个控制栅极电极具有基本平行于该基板的主表面延伸的带形状。该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面上方且在该第一装置级下方。该装置还包括位于该基板和该多个控制栅极电极之间的蚀刻停止层。另一个实施例涉及制造单片三维NAND串的方法。该方法包括在基板之上形成牺牲结构，在该牺牲结构之上形成蚀刻停止层和在该基板之上形成第一材料和第二材料的交替层的叠层。该第一材料包括导电或者半导体控制栅极材料并且该第二材料包括绝缘材料。该方法还包括蚀刻该叠层以形成一直到或者部分穿过该蚀刻停止层的狭长沟槽，用牺牲材料填充该狭长沟槽以及使用第一蚀刻化学物蚀刻该叠层以在该叠层中形成至少一个开口至少到该蚀刻停止层。该方法还包括使用第二蚀刻化学物进一步蚀刻该至少一个开口穿过该蚀刻停止层到该牺牲结构，该第二蚀刻化学物不同于该第一蚀刻化学物。【附图说明】图1A是示出在根据一个实施例的制造三维存储器装置的方法中一个步骤的示意的侧视截面图。图1B是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。图1C是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。图1D是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。图1E是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。图1F是示出在根据一个实施例的制造三维存储器装置的方法中另一个步骤的示意的侧视截面图。图2是根据一个实施例的存储器装置的平面视图，还示出了在图1的方法中使用的支撑掩模的布置。图3是根据一个实施例的垂直NAND串的侧视截面图。图4是根据一个实施例的存储器装置的平面视图。图5是示出在根据另一个实施例的三维存储器装置的示意的侧视截面图。图6是示出在根据另一个实施例的三维存储器装置的示意的侧视截面图。图7是示出具有两个蚀刻停止的三维存储器装置的一个实施例的示意的侧视截面图。【具体实施方式】实施例包括单片三维NAND串和制造三维NAND串的方法。在一个实施例中，该NAND串可具有U形形状(也已知为管形)，其两个垂直沟道翼部由连接该翼部的水平沟道连接。一方面，该U形或者管形沟道可以是实心的。另一方面，该U形或者管形沟道可以是中空圆柱形。该U形管沟道可以被填充或者不被填充。在一个实施例中，当从上方看时，该半导体沟道的每个翼部具有圆形截面。在共同在审的美国专利申请序列号12/827,947中教导了用于制备单独的垂直沟道和U形沟道NAND串的二者的独立的前侧和后侧方法，其全部内容通过引用并入本文，用于教导独立的前侧和后侧处理方法。在共同在审的美国专利申请序列号13/083，775中教导了用于制备单独的垂直沟道和U形沟道NAND串的二者的组合的前侧和后侧方法，其全部内容通过引用并入本文，用于教导组合的前侧和后侧处理方法。如本文所使用的，术语“控制栅极”和“字线”是指相同的导电实体。控制栅极可考虑为邻近NAND单元阵列中的一个NAND单元设置并且控制该NAND单元的字线的一部分。字线控制在该阵列中的多个NAND单元。因此，字线可考虑为连接该控制栅极的该导电实体的一部分。然而，应理解，字线和其控制栅极部分可以在相同的步骤中形成，并且可以包括将如下描述的相同的一个或者多个导电层。图1A-1F示出了根据本专利技术的一个实施例的制造三维存储器装置(例如，垂直NAND串)的方法。在该实施例中，基板100提供有形成在该基板100的主表面10a上的第一材料层102和第二材料层104的交替层的叠层。该基板100可以是本领域已知的任何半导电基板，例如单晶硅、例如硅-锗或者硅-锗-碳的IV-1V化合物、II1-V化合物、I1-VI化合物、在此类基板上的外延层、在此类基板上的导电层(例如，电极和/或互连)，或者例如硅的氧化物、玻璃、塑料、金属或者陶瓷基板的任何其它的半导电或者非半导电材料。该基板100可包括制作在其上的集成电路，例如用于存储器装置的驱动电路。可通过例如溅射、CVD、PECVD和MBE等的任何合适的沉积方法将层102和104沉积在该基板100上。优选地，该第一材料层102适合用作控制栅极。适合的材料包括但不限于，金属(例如，A1、W及其合金等)或者例如硅(例如，多晶硅)、硅锗、硅的碳化物等的重掺杂的IV族半导体。该半导体可以是P型或者η型掺杂，并且其掺杂浓度在117CnT3到121CnT3 之间。该第二材料层104包括牺牲材料。可使用相对于该第一材料被选择性地蚀刻的任何牺牲材料。例如，如果该第一材料层102是P型多晶硅，该牺牲材料104可以是本征多晶硅(例如，掺杂低于116CnT3)。或者，该第二材料层104可包括相对于该第一材料层102被选择性地蚀刻的金属或者绝缘材料(例如，硅的氧化物、硅的氮化物等)。或者，该第一材料层102可由多晶硅掺杂，并且该牺牲材料层104可以是SiGe。该叠层可覆盖有例如硅的氧化物或者硅的氮化物的绝缘材料顶层106。在一个实施例中，先于该第一层102和第二层104的交替层的叠层的沉积，可将绝缘材料底层107沉积在该基板100上，并且绝缘材料顶层106可沉积在该叠层之上。该绝缘材料顶层106和该绝缘材料底层107可以是硅的氧化物或者硅的氮化物。在一个实施例中，层106和107由与层104相同的材料(例如，硅的氧化物)制成。当制造本专利技术的实施例的U形沟道时，先于沉积该第一层102和第二层104的交替层的叠层或者该绝缘材料底层107，牺牲材料111的层优选地沉积在形成在该基板100中的沟槽中。层111可沉积在该基板中的沟槽中并在该基板之上，并且之后由该基板表面100A的顶平坦化，从而层111仅保留在沟槽中。或者，可将层111图案化为图1A示出的部段，继之形成另一层以填充在这些部段之间的空间。该牺牲材料111优选不同于该第二牺牲材料层104。例如，如果该第二牺牲材料层104是例如硅的氧化物的氧化物，那么该牺牲材料111可以是例如硅的氮化物的氮化物。如以下更详细地讨本文档来自技高网...

【技术保护点】
一种三维存储器装置，包括：基板；半导体沟道，该半导体沟道的至少一个端部基本垂直于该基板的主表面延伸；至少一个电荷储存区域，邻近该半导体沟道设置；多个控制栅极电极，具有基本平行于该基板的主表面延伸的带形状，其中该多个控制栅极电极包括位于第一装置级中的第一控制栅极电极和位于第二装置级中的第二控制栅极电极中的至少一个，该第二装置级位于该基板的主表面之上且在该第一装置级下方；以及蚀刻停止层，位于该基板和该多个控制栅极电极之间。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：YS李，J阿尔斯迈耶，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：发明
国别省市：美国;US