一种集成无源器件中去耦合电容结构及其制备方法技术

本发明专利技术涉及一种集成无源器件中去耦合电容结构及其制备方法，所述方法包括提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；在所述上极板上形成接触孔，以电连接所述去耦合电容。本发明专利技术所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，所述方法包括提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；在所述上极板上形成接触孔，以电连接所述去耦合电容。本专利技术所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。【专利说明】
本专利技术涉及半导体领域，具体地，本专利技术涉及。
技术介绍
对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布置或改变单元布局来减小单元面积。 随着半导体技术的不断发展集成电路以及大型的集成电路得到广泛的应用，组成集成电路的元器件中可以是无源的或者是有源的，当所述元器件为无源器件时为集成无源器件(integrated passive device, IPD), IF1D(集成无源器件)以“更快、更小、更轻、更便宜”的发展方向深入在消费电子应用领域中从当初推出只集成几个元件的无源网络和阵列器件，发展到集成无源器件(IPD)和集成无源/有源器件(IPAD)，直到目前已不鲜见的集成功能模块。集成功能模块已经不再是单纯的电阻、电容、电感和二极管的集成，而是在功能上可替代多个无源和有源器件的集成产品。iro提供高精度电容及高性能电感等无源器件的集成，目前在射频上的应用成为新热点。 在射频上的应用是iro的一个新热点，特别是手持设备的大规模使用。而在RF应用中，去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。 通常，用于iro的去耦合电容的大小在PF级，如用iro集成元件中常规使用的MM电容的密度(?IfF/um2)，需要使用较大的芯片面积才能做到，以40pF的电容举例，需要至少200umX200um的面积大小。因此，常规II3D器件，去耦电容通过外部整合实现，如封装基板PCB板上电容，如图1所示，在封装基板ιο?上设置位置的电容102，以实现所述iro器件100的去耦合电容，但是所述方法以及结构不利于器件的小型化，而且额外引入了封装基板PCB板上的信号干扰，不利于信号完整性设计。 因此，综上所述现有技术在iro器件中的去耦和电容的结构存在尺寸大、而且还会产生干扰信号，使器件性能受到影响，所以需要对所述结构进行改进，以消除上述弊端。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 本专利技术为了克服目前存在问题，提供了一种集成无源器件中去耦合电容的制备方法，包括: 提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子； 在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区； 在所述沟槽内沉积介质层，作为所述去耦合电容的介质层； 选用导电材料填充所述沟槽，作为所述去耦合电容的上极板； 在所述上极板上形成接触孔，以电连接所述去耦合电容。 作为优选，所述方法还包括: 在所述接触孔上形成集成无源器件，并通过所述接触孔电连接所述去耦合电容，以实现所述集成无源器件和所述去耦合电容的集成。 作为优选，，所述半导体衬底为P型衬底,并且对所述P型衬底进行带光罩N型注入，以在所述P型衬底的表面形成掺杂层。 作为优选，在所述沟槽内沉积介质层之前还包括: 在所述沟槽中填充带掺杂的牺牲氧化物层； 执行扩散步骤，以将所述牺牲氧化物层中掺杂的离子扩散至所述沟槽的表面； 去除所述牺牲氧化物层。 作为优选，选用低压沉积的方法沉积所述介质层，以在所述沟槽内形成超薄的介质层。 作为优选，所述介质层为氮氧化物层。 作为优选，填充所述沟槽之前还包括: 在所述沟槽一侧的所述半导体衬底进行N型离子掺杂，以形成下极板引出区。 作为优选，选用As对所述半导体衬底进行所述N型离子掺杂。 作为优选，选用金属材料填充所述沟槽，以作为所述去耦合电容的上极板。 作为优选，选用金属材料填充所述沟槽之前，还包括在所述沟槽中形成金属阻挡层的步骤。 作为优选，首先选用物理气相沉积的方法形成所述金属阻挡层； 然后选用金属铜电镀的方法填充所述沟槽，或者选用化学气相沉积金属钨的方法填充所述沟槽。 作为优选，所述方法还包括: 执行平坦化步骤至所述硬掩膜层，以去除多余的金属材料。 作为优选，选用半导体材料填充所述沟槽，并对所述半导体材料进行离子掺杂，以作为所述去耦合电容的上极板。 作为优选，选用半导体材料填充所述沟槽之后还包括图案化所述半导体材料的步骤，以在所述沟槽的上方形成所述上极板。 作为优选，在所述上极板上形成接触孔的方法为: 沉积层间介电层，以覆盖所述半导体衬底和所述上极板； 图案化所述层间介电层，形成开口 ； 选用导电材料填充所述开口，以形成接触孔电连接所述上极板。 本专利技术还提供了一种集成无源器件中去耦合电容结构，包括: 去耦合电容，所述去耦合电容嵌于半导体衬底中，形成深埋孔电容，包括:半导体衬底，作为所述去耦合电容的下极板；嵌于所述半导体衬底中的所述深埋孔中的导电材料，作为所述去耦合电容的上极板；介质层，位于所述上极板和下极板之间； 作为优选，所述电容结构还包括: 集成无源器件，位于所述去耦合电容的上方； 金属互连结构，位于所述去耦合电容和所述集成无源器件之间，以形成电连接，实现所述去耦合电容和所述集成无源器件的集成。 作为优选，所述上极板呈柱状结构，镶嵌于所述半导体衬底中。 作为优选，所述上极板为金属材料或者掺杂的多晶硅材料。 本专利技术为了解决现有技术中去耦合电容对所述iro器件的影响，提出超大电容与常规iro的工艺集成的结构，特别是一个应用于iro工艺的去耦合电容，所述耦合电容由深埋入Si基板的电容实现，其下极板分别为掺杂硅衬底，介质层为超薄氮氧化层，不同于常规超高密度电容，其上极板不仅限于多晶硅填充，可由金属层实现，通过所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。 此外，本专利技术提供的iro器件与去耦合电容片内集成的结构，此结构的去耦合电容利用硅深埋孔电容，上下极板分别为硅衬底和金属填充层/硅，介质层为超薄氮氧化层，此电容的密度可达MM的电容的5?20倍。所述去耦合电容不仅能够促进多功能无源器件的小型化，而且其电容容量很大，以0.3uX0.3u的孔径大小和5um的孔深计算(电容30fF/ea)，其电容密度可高至15fF/本文档来自技高网...

【技术保护点】
一种集成无源器件中去耦合电容的制备方法，包括：提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；在所述上极板上形成接触孔，以电连接所述去耦合电容。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘煊杰，张海芳，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31