在低电压BICMOS工艺中实现高电压IO驱动器的电路和方法技术

本发明专利技术涉及在低电压BICMOS工艺中实现高电压IO驱动器的技术。提供一种能够在低电压BiCMOS工艺中高电压发送信号的IO电路。IO电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括上拉电路和下拉电路。上拉电路接收电压导轨电源。下拉电路耦合到上拉电路。焊盘耦合到上拉电路和下拉电路。

【技术实现步骤摘要】
在低电压BICMOS工艺中实现高电压IO驱动器的电路和方法
本公开的实施例总体涉及用于集成电路(IC)的输入/输出(IO)驱动器，并更具体涉及在低电压BiCMOS工艺中实施高电压IO驱动器。
技术介绍
集成电路(IC)包括内核逻辑电路和输入/输出(IO)电路。内核逻辑电路执行希望功能并需要称为内核电源的低电压。IC在称为IO电压的高电压范围下与其他IC或外部器件(滤波器、传感器等)通信。IO电路充当内核逻辑电路和外部器件之间的接口。IO电路包括驱动焊盘上的信号以与外部器件接口的驱动器。双向IO电路具有用于发送信号到外部器件的驱动器(传输模式)和用于从外部器件接收信号的接收器(接收模式)。高电压在焊盘处被施加以测试IO电路(测试模式)。HDD(硬盘驱动器)前置放大器是IO电路的许多应用领域中的一个。前置放大器是在所有硬盘驱动器或磁盘驱动器中发现的重要组件。其放大从磁头接收的信号并将已放大且调节的信号传输到硬盘驱动器SOC(片上硅)。前置放大器依靠IO驱动器将数据从前置放大器通信到SOC。前置放大器构建在以在5V电源电压上工作并支持1.8/2.5/3.3发送信号模式的BiCMOS工艺上。新一代前置放大器构建在以仍必须支持相同的5V电源电压和1.8/2.5/3.3发信号模式的3VBiCMOS工艺上。3VBiCMOS工艺具有3V双极器件和作为唯一常规MOS晶体管的1.8VMOS器件。缺乏的高电压器件利用特别不适于满足5V电源电压和3.3V电压的发信号电平的需求的标准CMOS可用IO拓扑。
技术实现思路
提供符合37C.F.R.§1.73的
技术实现思路
，此
技术实现思路
需要简要表明本专利技术的性质和实质的
技术实现思路
。应理解本
技术实现思路
不用来解释或限制权利要求的保护范围或意义。一个实施例提供一种输入/输出(I/O)电路。所述IO电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括上拉电路和下拉电路。上拉电路接收电压导轨电源。下拉电路耦合到上拉电路。焊盘耦合到上拉电路和下拉电路。一个示例性实施例提供一种在低电压BiCMOS工艺中实施高电压IO电路的方法。该方法包括根据参考电压生成电压导轨电源。当输入信号从逻辑低转变到逻辑高时，在第二PNP晶体管中注入电流以激活第二PNP晶体管。焊盘充电到电压导轨电源。当输入信号从逻辑高转变到逻辑低时，在第二NPN晶体管中注入电流以激活第二NPN晶体管，并且焊盘放电到地电压。另一个实施例提供一种计算装置。所述计算装置包括处理单元、耦合到处理单元的存储器模块以及耦合到处理单元和存储器模块的多个逻辑电路。IO电路耦合到多个逻辑电路中的至少一个逻辑电路。IO电路包括接收参考电压并生成电压导轨电源的电压导轨发生器电路。BJT(双极结型晶体管)缓冲电路耦合到电压导轨发生器电路和焊盘。BJT缓冲电路包括经配置接收电压导轨电源的第二PNP晶体管。第二NPN晶体管耦合到第二PNP晶体管。焊盘耦合到第二PNP晶体管和第二NPN晶体管。第一基极电流源电路和第一电荷注入电路耦合到第二PNP晶体管。第一基极电流源电路和第一电荷注入电路接收输入信号。第二基极电流源电路和第二电荷注入电路耦合到第二NPN晶体管。第二基极电流源电路和第二电荷注入电路接收输入信号。阻塞二极管耦合在第二PNP晶体管和第二NPN晶体管之间。其他方面和示例性实施例以下附图和具体实施方式中提供。附图说明图1图示一种输入/输出(IO)电路的示意图；图2图示根据一个实施例的输入/输出(IO)电路的框图；图3图示根据一个实施例的输入/输出(IO)电路的示意图；以及图4图示根据一个实施例的计算装置。具体实施方式图1图示输入/输出(IO)电路100的示意图。IO电路100由电源电压VCC供电。在一个实施例中，电源电压VCC等于5伏。IO电路100也接收输入信号Vin和参考电压Vref。p沟道MOSFETM2由电源电压VCC供电并且在栅极端子处接收输入信号Vin。p沟道MOSFETM2的漏极端子耦合到电阻器R2。电阻器R2耦合到节点n1。二极管接法的NPN晶体管Q3耦合到节点n1。二极管接法的NPN晶体管Q3的发射极端子短接到二极管接法的NPN晶体管Q3的基极端子。PNP晶体管Q4耦合到二极管接法的NPN晶体管Q3。二极管接法的NPN晶体管Q3的集电极端子耦合到PNP晶体管Q4的发射极端子。PNP晶体管Q4在基极端子处接收参考电压Vref。PNP晶体管Q4的集电极端子耦合到地端子120。电阻器R3耦合到节点n1。n沟道MOSFETM3耦合到电阻器R3并且在栅极端子处接收输入信号Vin。电阻器R1接收电源电压VCC。NPN晶体管Q1耦合到电阻器R1。NPN晶体管Q1的基极端子耦合到节点n1。二极管接法的NPN晶体管Q2耦合到NPN晶体管Q1。NPN晶体管Q1的发射极端子耦合到二极管接法的NPN晶体管Q2的发射极端子。二极管接法的NPN晶体管Q2的发射极端子短路到二极管接法的NPN晶体管Q2的基极端子。二极管接法的NPN晶体管Q2的集电极端子耦合到节点n2。n沟道MOSFETM1耦合到节点n2。MOSFETM1在栅极端子处接收输入信号Vin。焊盘136耦合到节点n2。n沟道MOSFETM3和n沟道MOSFETM1的源极端子耦合到地端子120。现在解释图1中图示的IO电路100的操作。在一个实施例中，在5VBiCMOS工艺中，电源电压VCC等于5V并且输入信号Vin从0到5V摆动。在5VBiCMOS工艺中，参考电压Vref可以为1.8V、2.5V或3.3V(取决于发送信号模式)。在上拉期间，即当输入信号Vin从逻辑低转变到逻辑高时，p沟道MOSFETM2激活而n沟道MOSFETM1无效。电流流过p沟道MOSFETM2、二极管接法的NPN晶体管Q3和PNP晶体管Q4。如果IO电路100中每个双极晶体管的每个基极-发射极结两端的压降为Vbe，则在节点n1产生的电压为(Vn1＝Vref+2Vbe)，其中Vn1为在节点n1处产生的电压。在节点n2处产生的电压由以下公式给出：Vn2＝Vn1-2Vbe(1)Vn2＝Vref+2Vbe-2Vbe(2)Vn2＝Vref(3)因此，焊盘136被拉至参考电压Vref。p沟道MOSFETM2向NPN晶体管Q1提供基极电流。在下拉期间，即当输入信号Vin从逻辑高转变到逻辑低时，p沟道MOSFETM2无效而n沟道MOSFETM1激活。n沟道MOSFETM3也激活，其将节点n1拉至地电位(或0伏)，因此无效NPN晶体管Q1。由于MOSFETM1被激活，焊盘通过地端子120被拉至地电位。当IO电路100不驱动信号或IO电路100在三态模式(测试模式或接收模式)时，二极管接法的NPN晶体管Q2充当阻塞器件以保护NPN晶体管Q1的基极-发射极结免于焊盘处的高电压影响。在一个实施例中，在测试模式期间，施加到焊盘的电压约为5伏。如果二极管接法的NPN晶体管Q2不存在，则高的反向发射极基极电压在NPN晶体管Q1上产生，因此在NPN晶体管Q1上引起过应力。IO电路100中的MOSFET、NPN晶体管和PNP晶体管是5V器件，并且能够仅在5VBiCMOS工艺中使用且在3V本文档来自技高网...

【技术保护点】
一种输入/输出电路，即IO电路，包括：电压导轨发生器电路，其经配置接收参考电压并且经配置生成电压导轨电源；BJT缓冲电路，即双极结型晶体管缓冲电路，其耦合到所述电压导轨发生器电路和焊盘，其中所述BJT缓冲电路进一步包括：上拉电路，其经配置接收所述电压导轨电源；和下拉电路，其耦合到所述上拉电路，其中所述焊盘耦合到所述上拉电路和所述下拉电路。

【技术特征摘要】
2013.10.01 US 14/043,5351.一种输入/输出电路，即IO电路，包括：电压导轨发生器电路，其经配置接收参考电压并且经配置生成电压导轨电源；BJT缓冲电路，即双极结型晶体管缓冲电路，其耦合到所述电压导轨发生器电路和焊盘，其中所述BJT缓冲电路进一步包括：上拉电路，其经配置接收所述电压导轨电源；下拉电路，其耦合到所述上拉电路，其中所述焊盘耦合到所述上拉电路和所述下拉电路；第一基极电流源电路，其耦合到所述上拉电路并且经配置接收输入信号；以及第二基极电流源电路，其耦合到所述下拉电路并且经配置接收所述输入信号和内核电源。2.根据权利要求1所述的输入/输出电路，其中所述BJT缓冲电路进一步包括：第一电荷注入电路，其耦合到所述上拉电路并且经配置接收所述输入信号和所述内核电源；第二电荷注入电路，其耦合到所述下拉电路并且经配置接收所述输入信号和所述内核电源；以及阻塞二极管，其耦合在所述上拉电路和所述下拉电路之间。3.根据权利要求2所述的输入/输出电路，其中所述电压导轨发生器电路进一步包括：第一电阻器和第二电阻器，其经配置接收电源电压；第一二极管的输入端子，其耦合到所述第一电阻器；第一PNP晶体管，其经配置接收所述参考电压，其中所述第一二极管的输出端子耦合到所述第一PNP晶体管的发射极端子；多个二极管，其耦合到所述第一PNP晶体管的集电极端子；以及第一NPN晶体管，其耦合到所述第一二极管的所述输入端子，其中所述第二电阻器耦合到所述第一NPN晶体管的集电极端子，并且所述电压导轨电源在所述第一NPN晶体管的发射极端子处产生。4.根据权利要求3所述的输入/输出电路，其中所述上拉电路包括第二PNP晶体管，并且所述下拉电路包括第二NPN晶体管。5.根据权利要求4所述的输入/输出电路，进一步包括：所述第二PNP晶体管的发射极端子，其经配置接收所述电压导轨电源；所述第二PNP晶体管的基极端子，其耦合到所述第一基极电流源电路和所述第一电荷注入电路；电阻器，其耦合在所述第二PNP晶体管的所述发射极端子和所述第二PNP晶体管的所述基极端子之间；以及所述第二PNP晶体管的集电极端子，其耦合到所述阻塞二极管的输入端子。6.根据权利要求5所述的输入/输出电路，进一步包括：所述第二NPN晶体管的集电极端子，其耦合到所述阻塞二极管的输出端子；所述第二NPN晶体管的基极端子，其耦合到所述第二基极电流源电路和所述第二电荷注入电路；以及所述第二NPN晶体管的发射极端子，其耦合到地端子。7.根据权利要求6所述的输入/输出电路，其中所述焊盘耦合到所述阻塞二极管的所述输出端子。8.根据权利要求6所述的输入/输出电路，其中所述第一电荷注入电路和所述第二电荷注入电路分别包括：p沟道MOSFET，即p沟道金属氧化物半导体场效应晶体管，其经配置接收内核电源；n沟道MOSFET，其耦合到所述p沟道MOSFET，其中所述p沟道MOSFET的栅极端子和所述n沟道MOSFET的栅极端子经配置接收所述输入信号；以及电容器，其耦合到所述p沟道MOSFET的漏极端子和所述n沟道MOSFET的漏极端子。9.根据权利要求8所述的输入/输出电路，其中所述第一电荷注入电路中的所述电容器耦合到所述第二PNP晶体管的所述基极端子，并且所述第二电荷注入电路中的所述电容器耦合到所述第二NPN晶体管的所述基极端子。10.根据权利要求5所述的输入/输出电路，其中所述第一基极电流源电路包括漏极扩展NMOS，其经配置接收所述输入信号，其中所述漏极扩展NMOS的漏极端子耦合到所述第二PNP晶体管的所述基极端子。11.根据权利要求6所述的输入/输出电路，其中所述第二基极电流源电路包括：p沟道MOSFET，即p沟道金属氧化物半导体场效应晶体管，其经配置接收内核电源；以及n沟道MOSFET，其耦合到所述p沟道MOSFET，其中：所述p沟道MOSFET的栅极端子和所述n沟道MOSFET的栅极端子经配置接收所述输入信号；以及所述p沟道MOSFET的漏极端子和所述n沟道MOSFET的漏极端子耦合到所述第二NPN晶体管的所述基极端子。12.根据权利要求11所述的输入/输出电路，其中所述p沟道MOSFET和n沟道MOSFET为1.8伏器件，并且所述第一PNP晶体管、第一NPN晶体管、第二PNP晶体管和第二NPN晶体管为3.3V器件。13.一种用于实施输入/输出电路的方法，包括：根据参考电压生成电压导轨电源；当输入信号从逻辑低转变到逻辑高时，在第二PNP晶体管中注入电流以激活所述第二PNP晶体管；将焊盘充电到电压导轨电源；当所述输入信号从逻辑高转变到逻辑低时，在...

【专利技术属性】
技术研发人员：S·达斯古普塔，D·M·拉贾戈帕，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US