在处理器中执行跨域热控制制造技术

在一个实施例中，处理器包括带有执行指令的至少一个核的第一域以及耦合到第一域并包括至少一个非核电路的第二域。这些域可以在独立频率下操作，耦合到域的功率控制单元可以包括响应于第二域中的热事件的发生而导致第一域的频率降低的热逻辑。描述并要求保护其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】在一个实施例中，处理器包括带有执行指令的至少一个核的第一域以及耦合到第一域并包括至少一个非核电路的第二域。这些域可以在独立频率下操作，耦合到域的功率控制单元可以包括响应于第二域中的热事件的发生而导致第一域的频率降低的热逻辑。描述并要求保护其他实施例。【专利说明】在处理器中执行跨域热控制
技术介绍
随着半导体领域的技术进步，诸如处理器之类的设备包括越来越多的电路。随着 时间的推移，处理器设计从独立集成电路（IC)的集合发展到单一集成电路，到在单一IC封 装内包括多个处理器核的多核处理器。随着时间的推移，越来越多的核以及相关的电路正 在被包括到处理器及其他半导体中。 多核处理器正在被扩展以通过在处理器内合并其他功能单元来包括额外的功能。 通常，多核处理器具有全局功率预算和全局热预算。设置功率预算，以便至少作为平均值指 定的功率级别不被超出。设置热预算，以便热节制点（处理器可以安全地操作的最高容许 温度）不被超出。虽然存在这些共同的预算，但是不存在跨存在于处理器中的各种电路自 适应地共享预算的机制。 附图简述 图1是根据本专利技术一实施例的处理器的框图。 图2是根据本专利技术的另一实施例的处理器的框图。 图3是根据本专利技术的实施例的用于执行跨域热控制的方法的流程图。 图4是根据本专利技术的另一实施例的用于执行跨域热控制的方法的流程图。 图5是根据本专利技术的实施例的处理器的框图。 图6是根据本专利技术另一实施例的多域处理器的框图。 图7是根据本专利技术一实施例的系统的框图。 图8是根据本专利技术的一个实施例的处理器的另一实施例的框图。 详细描述 在各实施例中，可以控制具有多个独立域的处理器，以防止域中的任何一个的温 度超出最高结温。如此处所使用的，术语"最高结温"是半导体产品被指定为完全操作而不 会损坏的最高温度。作为示例，可以在设备特征化过程中，在制造过程中以及在实验室环境 中的测试过程中，确定此温度，并将其存储在设备的非易失性存储器中或熔断逻辑中。然 而，可以设置成处于或低于此结温度的节制点可以例如通过软件或固件配置为低于最高结 温Tj的值。如此，初始设备制造厂家（OEM)可以作为Tj的函数调低节制点（例如，使用基 本输入/输出系统（BIOS))。作为示例，而是限制的目的，对于多核处理器，节制点可以被设 置在大致80和110摄氏度之间。 注意，此节制点可以达到处理器的不同的性能级别。例如，根据基于操作系统（OS) 的机制，即，高级配置和平台接口（ACPI)标准（例如，2006年10月10日发布的Rev. 3.0b)， 处理器可以在各种性能状态或级别下操作，即，从PO到PN。一般而言，Pl性能状态可以对 应于可以由OS请求的最高保证的性能状态。除此Pl状态之外，OS还可以请求更高性能 状态，即，PO状态。如此，此PO状态可以是机会性状态，其中，当有功率和/或热预算可用 时，处理器硬件可以配置处理器或其至少一些部分，以便以高于保证的频率操作。在许多实 现中，处理器可包括多个所谓的高于保证的最大频率（也被称为Pl频率）的元频率（bin frequency)。在这些性能状态中的任何一种性能状态，比较可能在PO或Pl状态，可以到达 节制点。 处理器可以包括节制机制以防止处理器的任何组件在其最高结温以上操作。节制 机制可以导致频率降低，又导致功率消耗也降低，导致温度的降低。 此处所描述的示例与包括多个处理器核的多核处理器以及一个或多个其他处理 引擎以及其他电路有关。例如，在此处所描述的特定实施例中，处理器封装可包括多个半导 体管芯，包括所谓的中央处理单元（CPU)管芯以及可以包括存储器、控制器电路或其他逻 辑的至少一个其他管芯。在一个实施例中，在CPU管芯上可以存在多个独立域，包括具有一 个或多个核的核域，具有一个或多个图形引擎的图形域，以及包括额外的处理器电路的所 谓的系统代理或非核域。如此处所使用的，术语"域"被用来表示在相同电压和频率点操作 的硬件和/或逻辑的集合。关于多芯片封装（MCP)，注意，每一个管芯都也可以被视为独立 域，虽然每一个这样的管芯本身都可以包括多个域。虽然此处所描述的许多实现是针对其 中不同的域可以存在于单一封装的不同的半导体管芯上的MCP的，但是，在其他实现中，多 域处理器也可以在单一半导体管芯上形成。 在各实施例中，有跨域的热交互，以便一个域的温度影响另一域的温度。当控制每 一个域的温度时，可以考虑并顾及这些跨域交互。如此处所使用的，"热事件"是给定域的温 度超出为这样的域设置的阈值温度的发生。更具体而言，为减少一个域中的热事件，可以在 另一域施加诸如热节制之类的校正操作。这可能允许正经历热事件的域降低其温度，如此， 使处理器维持低于其最高结温。 在此处所描述的特定实施例中，非CPU域可以向CPU域提供在该域中发生的热事 件的指示，如此，允许CPU域内的功率控制器或其他逻辑采取校正操作，诸如在CPU域（或 另一域）内执行节制事件，如此，允许对热事件的解决。 现在参照图1，其中示出了根据本专利技术一实施例的处理器的框图。在图1中，处理 器100可以是多核处理器，在所示的实施例中，该多核处理器是具有第一管芯120和第二管 芯160的MCP。可以看出，第一管芯120可以是包括多个独立域的CPU管芯。还可以看出， 第二管芯160可以是外围控制器中枢（PCH)。一般而言，PCH可以包括接口和控制电路以在 处理器和各种外围设备（诸如输入/输出（IO)设备，例如，用户输入设备（例如，键盘、触 摸板、鼠标或其他指向设备，等等））及存储设备（诸如大容量存储器、便携式或其他这样的 存储器），以及许多其他外围设备之间提供接口。 CPU管芯120可以包括多个域，包括可以包括一个或多个处理器核的核域125、可 以包括一个或多个图形处理单元（GPU)(诸如一个或多个图形核）的图形域130,以及可以 包括处理器的其他电路（诸如缓存存储器、存储器控制器、其他固定功能单元、逻辑电路等 等）的非核域135。 进一步可以看出，CPU管芯120还包括功率控制单元（P⑶)140,在所示出的实施例 中，功率控制单元140可以包括热控制逻辑145。一般而言，P⑶140可以利用各种电路、逻 辑等等配置，以对于处理器执行功率管理操作。 注意，图1所示出的视图是高级别，以示出与根据本专利技术的一个实施例的跨域热 控制相关的特征，不旨在示出全部处理器电路。另外，某个电路的位置是逻辑地而并非物理 地示出的，因为在某些实施例中，P⑶140可以在物理上是非核域135的一部分。 进一步可以在图1中看出，第二管芯160可以包括一个或多个热传感器162,在一 个实施例中，可以通过各种电路来实现。可以看出，这些传感器可以将信息传递到比较逻辑 166,比较逻辑166进一步接收一个或多个热节制阈值。注意，可以存储在诸如一组寄存器、 查询表之类的阈值存储器165或其他存储器中的热阈值，可以从BIOS195接收，例如，存储 在可以提供这些热阈值的非易失性存储器中。基于来自传感器的一个或多个温度值与这些 阈值中的一个或多个的比较，可以判断是否发生了热事件。当发生热事件时，如由比本文档来自技高网...

【技术保护点】
一种处理器，包括：包括执行指令的至少一个核的第一域；耦合到所述第一域并包括至少一个非核电路的第二域，其中，所述第一和第二域被配置成在独立频率操作；以及耦合到所述第一和第二域的功率控制装置，所述功率控制装置包括用于响应于热事件在所述第二域中的发生而导致所述第一域的频率的降低的热装置。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：X·C·曼，M·N·迪瑞，J·D·施瓦茨，S·H·冈瑟，J·J·谢拉，S·M·康拉德，A·N·阿南塔克里什南，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US