一种基于FPGA具有自识别功能的IO总线装置制造方法及图纸

本发明专利技术基于FPGA具有自识别功能的IO总线装置，属于总线技术领域。本发明专利技术包括CPU、FPGA、槽位板件、并行总线、串行总线以及现场总线，所述CPU通过外部总线与FPGA进行数据交互，所述FPGA通过并行总线或者串行总线与槽位板件交互；CPU通过现场总线与槽位板件直接交互；所述FPGA提供板件地址给CPU，并帮助CPU发送和接收数据，所述FPGA中设有状态机，状态机能够循环选中板件接口，读取板件信息和数据信号。本发明专利技术具有自识别板件信息的功能，增强了数据交互的可靠性。板件之间通讯更加灵活，方便了装置平台更新换代。FPGA作为CPU与外部数据的桥梁，通过并行总线与串行总线对板件数据进行交互。

【技术实现步骤摘要】
一种基于FPGA具有自识别功能的IO总线装置
本专利技术涉及总线
，特别是涉及可扩展的电力设备保护装置。
技术介绍
传统的电力设备保护装置中，主CPU板与开入、开出、模拟量等板件之间的连接采用专用总线，数据交互直接建立在主CPU与各种板件之间，此种数据传输方式存在诸多固有缺陷。首先，这种传输方式固定住各块板件的位置，即各块板件只能插在背板的固定位置，背板与主CPU板之间的连线在设计之初就已经固定，背板上各槽位不能插接其他类型的板件。其次，板件插错可能导致装置损坏，尤其是误插错电源板或模拟量板，将可能导致主CPU板损坏。第三，由于专用连线繁多，并且保护装置中没有智能的自检功能和识别功能，在长期工作中，会发生板件接插件处氧化，导致板件与背板连接不可靠，输入信号不能被正确识别，输出信号也可能错误动作。第四，随着电力设备对保护装置的需求增加，CPU需要经常更新换代，传统的装置往往需要对硬件和程序进行大幅修改。
技术实现思路
为了解决上述现有技术中存在的问题，本专利技术提供了一种基于FPGA具有自识别功能的IO总线装置。实现了各种板件任意位置安装，并且主CPU具有自识别板件功能，从而增强了电力设备保护装置的可靠性。同时，通过FPGA管理IO总线，方便了硬件平台升级，CPU更新换代。本专利技术所采用的技术方案如下。一种基于FPGA具有自识别功能的IO总线装置，包括CPU、FPGA、槽位板件、并行总线、串行总线以及现场总线，所述CPU通过外部总线与FPGA进行数据交互，所述FPGA通过并行总线或者串行总线与槽位板件交互；CPU通过现场总线与槽位板件直接交互；所述FPGA提供板件地址给CPU，并帮助CPU发送和接收数据。所述FPGA中设有状态机，状态机能够循环选中板件接口，读取板件信息和数据信号。所述并行总线采用数据线、片选线、写信号线、读信号线，数据线为各槽位公用，并且数据传输为双向；各板件接口都连接片选线；读信号线中部分用于读取板件信息。所述数据线为8位，所述选线为1位，所述写信号线为4位，所述读信号线为6位，其中2位读信号线用作读取板件信息，4位用作读取功能数据。所述板件信息由2个8位数据组成，包含5位板件类型、3位硬件版本、5位BOM版本、3位固定码。所述FPGA的发送和接收寄存器采用FIFO缓存数据。所述现场总线为CAN总线，所述串行总线为RS485串行总线。基于FPGA具有自识别功能的IO总线装置是通过FPGA对并行总线和串行总线统一管理，把FPGA当作CPU与各板件数据交互的主要桥梁。并行总线采用8位数据线、1位片选线、4位写信号线、6位读信号线。串行总线可为RS485串行总线。FPGA通过并行总线和RS485串行总线与各板件连接。FPGA提供板件接口地址给CPU，并帮助CPU发送和接收数据。对于速率要求较高的数据量采用CAN总线进行通讯，CPU直接与各板件通讯。并行总线由FPGA控制，背板上每个槽位都对应有各自的CS片选线。8位数据为所有槽位公用，数据线是双向的，FPGA可以发送数据给每个板件，也可以读取每个板件的数据。WR写信号线有4位，配合8位数据线，可以向每个槽位的板件发送32位数据，如控制开出板上的继电器，单板最多支持32个继电器。同样的读信号线有6位，其中2位用作读取板件信息，剩余的4位用作读取功能数据，如读取开入板的开入量，单个板件最多支持32个开入信号。在FPGA中使用状态机循环选中每个槽位，并对读取每个槽位的板件信息和数据信号(如开入量)，接着写入数据到相应板件(如控制继电器)。自识别功能是通过读取板件信息实现的，板件信息由2个8位数据组成。板件信息包含5位板件类型、3位硬件版本、5位BOM版本、3位固定码(如010)。固定码用于判断板件是否插入，便于排查因焊接出错导致板件信息错误的现象。串行总线用于补充并行总线的不足，当主CPU板需要与专用板件通讯时，就采用串行总线传输数据。如直流采样板需要把采样数据上发给主CPU板时，直流采样板通过RS485与主CPU板通讯。RS485串行通讯总线也是由FPGA模拟uart实现，FPGA将RS485串行总线传输的数据提供给CPU接口。FPGA的发送和接收寄存器可以采用FIFO缓存数据，这样减少CPU的消耗。背板上的每个槽位都留有RS485串行总线，方便每个槽位与主CPU板通讯。CAN总线也是同样的设计，只不过是CPU与板件直接通讯，不经过FPGA统一控制。并行总线与串行总线不仅可以独立工作传输不同的数据，还可以协同工作，都用来传输同种数据。对于关键数据使用并行总线传输给CPU，同时也使用串行总线传输给CPU，这样增强了传输数据的可靠性。有益效果：本专利技术相对于传统的电力设备保护装置内部数据总线作出了改进。首先，总线对每个槽位的板件都可以自识别，这样可以读取板件信息，自识别板件类型，硬件版本等信息，便于程序处理，增强了各个板件的通用性。其次，在FPGA中设计状态机循环控制每个槽位，增强了板件位置的灵活性，每个槽位不再固定只能插单种板件，而是每个槽位都可以插接任意板件。第三，数据传输既可以通过并行总线，也可以通过串行总线，还可以同时通过两类总线传输，增强了数据的可靠性。而且FPGA中可以对开入量进行消抖动处理，增强了开入数据的可靠性。第四，FPGA控制并行总线和串行总线，于主CPU来说程序不需要uart驱动，方便主CPU更新换代，只需要编写与FPGA通讯部分的代码，就可以控制开出、读取开入和交换板件数据等功能。第五，本专利技术数据读取和写入时主CPU与FPGA之间的操作可以保留32位，这种方法在一定程度上节省了主CPU的开销，降低了主CPU的使用率，同时对于读取的开入量还可以做消抖处理，在FPGA中做消抖处理又一步节省了主CPU的开销。第六，在FPGA中采用上述的RS485串行总线控制器，增强了整体的通用性，主CPU访问以上地址就可以实现RS485串行通讯，节省了主CPU的查询或中断时间。第七，数据可以分别从不同的总线通道到达主CPU，对于速率要求高的信号，通过CAN总线直接与主板的CPU相连，这样保证了信号的及时性。对于速率较低的信号，可以通过RS485总线传输数据。第八，并行总线与串行总线不仅可以独立工作传输不同的数据，还可以协同工作，都用来传输同种数据。对于关键数据使用并行总线传输给主CPU，同时也使用串行总线传输给主CPU，这样增强了传输数据的可靠性。本专利技术的特点在于，对于某个槽位可以自识别是否有板件插入，自识别插入板件的类型、硬件版本等信息。而且可以动态识别，这样就可以实现板件的热插拔功能。同时板件的设计不局限于某种产品，不同产品可以使用同种单板，尤其是大量使用的开入开出板件。附图说明图1是本专利技术的整体结构框图。图2是本专利技术读取板件信息的电路图。具体实施方式如图1所示，本实施例包括主CPU板，插接板件的槽位，三种总线并行总线、串行总线以及现场总线，主CPU板包括CPU模块和FPGA模块。其中这三种总线都与各槽位连接。每个槽位都可以使用这三种总线发送数据。除了CAN总线是直接由CPU与槽位连接，其余都是由FPGA与槽位相连，统一管理并行总线和RS485总线。每个槽位有各自不同的地方，每个槽位有CS片选线与FPGA相连，这样FPGA就可以分时复用并本文档来自技高网...

【技术保护点】
一种基于FPGA具有自识别功能的IO总线装置，其特征在于，包括CPU、FPGA、槽位板件、并行总线、串行总线以及现场总线，所述CPU通过外部总线与FPGA进行数据交互，所述FPGA通过并行总线或者串行总线与槽位板件交互；CPU通过现场总线与槽位板件直接交互；所述FPGA提供板件地址给CPU，并帮助CPU发送和接收数据，所述FPGA中设有状态机，状态机能够循环选中板件接口，读取板件信息和数据信号。

【技术特征摘要】
1.一种基于FPGA具有自识别功能的IO总线装置，其特征在于，包括CPU、FPGA、槽位板件、并行总线、串行总线以及现场总线，所述CPU通过外部总线与FPGA进行数据交互，所述FPGA通过并行总线或者串行总线与槽位板件交互；CPU通过现场总线与槽位板件直接交互；所述FPGA提供板件接口地址给CPU，并帮助CPU发送和接收数据，所述FPGA中设有状态机，状态机能够循环选中板件接口，读取板件信息和数据信号；所述并行总线采用数据线、片选线、写信号线、读信号线，数据线为各槽位公用，并且数据传输为双向；各板件接口都连接片选线；读信号线中部分用于读取板件信息；所述数据线为8位，所述选线为1位，所述写信号线为4位，所述读信号线为6位，其中2位读信号线用作读取板件信息，4...

【专利技术属性】
技术研发人员：张杭，倪浩，
申请(专利权)人：南京因泰莱电器股份有限公司，
类型：发明
国别省市：江苏;32