本发明专利技术提供了一种新型NOR Flash译码电路,所述电路由NMOS管阵列组成,其特征为:第一横排NMOS管的源极接不同的PS引线,栅极接相同的PG引线,漏极与第二横排NMOS管的源极相连,并分别引出字线WL;第二横排NMOS管的源极与第一横排NMOS管的漏极相连,栅极接相同的NG,漏极与位于第三横排的NMOS管的源极相连;第三横排只包含一个NMOS管,其源极与第二横排的NMOS管的漏极相连,栅极接片选信号CHIPG,漏极接PG,通过只采用NMOS译码的方式,避免了引入PMOS所需的N阱,减小了电路面积,同时通过组合不同尺寸的NMOS管提高了电路的读取速度。
【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种新型NOR Flash译码电路,所述电路由NMOS管阵列组成,其特征为:第一横排NMOS管的源极接不同的PS引线,栅极接相同的PG引线,漏极与第二横排NMOS管的源极相连,并分别引出字线WL;第二横排NMOS管的源极与第一横排NMOS管的漏极相连,栅极接相同的NG,漏极与位于第三横排的NMOS管的源极相连;第三横排只包含一个NMOS管,其源极与第二横排的NMOS管的漏极相连,栅极接片选信号CHIPG,漏极接PG,通过只采用NMOS译码的方式,避免了引入PMOS所需的N阱,减小了电路面积,同时通过组合不同尺寸的NMOS管提高了电路的读取速度。【专利说明】一种新型NOR FI ash译码电路
本专利技术涉及电路
,尤其涉及一种新型NOR Flash译码电路。
技术介绍
NOR Flash和NAND Flash是现在市场上两种主要的非易失闪存技术,NOR Flash 的特点是芯片内执行(XIP,execute In Place),这样应用程序可以直接在Flash闪存内运 行,不必再把代码读到系统RAM中,因此稳定性和传输效率很高,这很适合用于嵌入式系统 作为NOR FLASH ROM。目前,NOR FLASH已在SOC芯片中广泛应用。 所有的存储器(或I/O接口)都以地址来相互区分,根据访问存储器(或访问1/ 〇接口)指令中的地址信息,其地址译码电路产生相应的地址选中信号,以选中所需的存储 器(或I/O接口)。 现有NOR Flash的译码电路采用的是NMOS和PMOS混合译码的方式,采用此方式 所设计的译码电路由于需要分别引入N阱和P阱,因此所占的面积较大,不利于NOR Flash 存储密度的提高,译码电路在NOR flash中,负责把不同工作状态下的电压传输给cell,分 Y方向(传输给cell的drain)和X方向(传输给cell的wordline)两个方向的译码,其 中的X方向既要传输正电压又要传输负电压,使得电路会很复杂,占用很大的面积,因此也 就增加了单位存储量的成本,此外现有NOR Flash译码电路的读写速度较慢也是亟待解决 的问题。
技术实现思路
本专利技术目的在于提供一种新的NOR Flash译码电路,来减小译码电路的面积并增 加读写速度。 具体技术方案如下: 第一横排NMOS管的源极接不同的PS引线,栅极接相同的PG引线,漏极与第二横 排匪OS管的源极相连,并分别引出字线WL,其中PS表示wordline所需的正压信号,一个 bank共用;PG表不传输正压PS的信号,一个sector共用。 第二横排NMOS管的源极与第一横排NMOS管的漏极相连,栅极接相同的NG,漏极与 位于第三横排的NMOS管的源极相连,其中NG表示传输零或者负压的信号,一个sector共 用。 第三横排只包含一个NMOS管,其源极与第二横排的NMOS管的漏极相连,栅极接片 选信号CHIPG,漏极接PG。 进一步地,NMOS管阵列共包括2N+1 (N彡1)个NMOS管,其中第一横排NMOS管和 第二横排NMOS管的数量一样,都为N(N多1)个,第三横排NMOS管数量为1个,NMOS的个 数会根据结构的不同。 进一步地,第三横排NMOS管的宽长比大于第二横排NMOS管的宽长比,第二横排 NMOS管的宽长比大于第一横排NMOS管的宽长比。NMOS管的宽长比越大,电流增大,这样电 路的读取速度会加快。 进一步地,当执行写操作时,PG引线端加5V至15V的电压,NG端接OV电压,CHIPG 端接电源电压,PS引线端可选择接4V至12V的电压或者接OV电压; 当执行擦除操作时,PS引线端均接OV电压,NG端接OV电压,PG引线端可选择 接-5V至-12V的电压或者接OV电压。 进一步地,当执行写操作时,对于选中的sector,PG引线端加5V至15V电压,NG 端接OV电压,CHIPG端接电源电压,选中的PS引线端加4V至12V电压,未选中的PS端接 OV电压; 对于与选中的所述sector同一个bank的未选中sector,PG引线端加OV电压,NG 端接电源电压,CHIPG端接电源电压,选中的PS引线端加4V至12V电压,未选中的PS端接 OV电压; 对于与选中的所述sector不同bank的未选中sector,PG引线端加OV电压,NG 端接电源电压,CHIPG端接电源电压,PS端接OV电压。 当执行擦除操作时,PS引线端均接OV电压,NG端接OV电压,PG引线端对于选中 的接-5V至-12V电压,没有选中的接OV电压;CHIPG端对于选中的bank接OV电压,未选 中的sector接-5V至-12V电压。 与现有技术相比,采用本专利技术提供的技术方案具有如下优点:通过只采用NMOS译 码的方式,避免了引入PMOS所需的N讲,减小了电路面积,同时通过组合不同尺寸的NMOS 管提高了电路的读取速度。 【专利附图】【附图说明】 图1为根据本专利技术的实施例的一种新型NOR Flash译码电路的示意图。 【具体实施方式】 下面详细描述本专利技术的实施例。 所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类 似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅 用于解释本专利技术,而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或 例子用来实现本专利技术的不同结构。为了简化本专利技术的公开,下文中对特定例子的部件和设 置进行描述。当然,它们仅仅为示例,并且目的不在于限制本专利技术。此外,本专利技术可以在不同 例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨 论各种实施例和/或设置之间的关系。此外,本专利技术提供了的各种特定的电路和器件的例 子,但是本领域普通技术人员可以意识到其他电路的可应用于性和/或其他器件的使用。 本专利技术提供了一种NOR Flash译码电路。下面,将结合图1通过本专利技术的一个实 施例对此电路进行具体描述。如图1所示,本专利技术所提供的NOR Flash译码电路包括以下 部分: 本专利技术所述NOR Flash译码电路包括: 如图1,第一横排NMOS管的源极接不同的PS引线,栅极接相同的PG引线,漏极与 第二横排NMOS管的源极相连,并分别引出字线WL ; 第二横排NMOS管的源极与第一横排NMOS管的漏极相连,栅极接相同的NG,漏极与 位于第三横排的NMOS管的源极相连; 第三横排只包含一个NMOS管,其源极与第二横排的NMOS管的漏极相连,栅极接片 选信号CHIPG,漏极接PG。 其中NMOS管阵列共包括33个NMOS管,其中第一横排NMOS管和第二横排NMOS管 分别包括16个NMOS管,第三横排NMOS管数量为1个;另外NMOS的个数会根据结构的不 同,也可以第一横排和第二横排为8个,第三横排的一个。 同时,第三横排NMOS管的宽长比大于第二横排NMOS管的宽长比,第二横排NMOS 管的宽长比大于第一横排NMOS管的宽长比。 当执行写操作时,对于选中的sector,PG引线端本文档来自技高网...
【技术保护点】
一种新型NOR Flash译码电路,所述电路由NMOS管阵列组成,其特征在于:第一横排NMOS管的源极接不同的PS引线,栅极接相同的PG引线,漏极与第二横排NMOS管的源极相连,并分别引出字线WL;第二横排NMOS管的源极与第一横排NMOS管的漏极相连,栅极接相同的NG,漏极与位于第三横排的NMOS管的源极相连;第三横排只包含一个NMOS管,其源极与第二横排的NMOS管的漏极相连,栅极接片选信号CHIPG,漏极接PG。
【技术特征摘要】
【专利技术属性】
技术研发人员:吴兴隆,
申请(专利权)人:武汉云雅科技有限公司,
类型:发明
国别省市:湖北;42
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